JL709N硬件设计指南V1.3

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目录
第1章.概述……………………………………………………………………………………………………………5
1.1.芯片简介……………………………………………………………………………………………………5
1.2.设计说明……………………………………………………………………………………………………6
1.2.1.产品设计原则：安全、稳定、可靠…………………………………………………………6
1.2.2.硬件设计原则：便于量产、便于测试………………………………………………………7
1.3.缩写&术语………………………………………………………………………………………………………7
第2章.原理设计…………………………………………………………………………………………8
2.1.电源…………………………………………………………………………………………………………8
2.1.1.充电管理(VPWR、VBAT)…………………………………………………………………8
2.1.2.VBAT………………………………………………………………………………………………………………………………………………………………8
2.1.3.DCDC/LD0………………………………………………………………………………………………………………………………8
2.1.4.I0VD……………………………………………………………………………………………………8
2.1.5. VCM………………………………………………………………………………………………
2.1.6.MIC_LDO/MIC_BIAS……………………………………………………………………………………………………9
2.1.7. SDG……………………………………………………………………………………………9
2.2.晶振………………………………………………………………………………………………………………9
2.3.射频……………………………………………………………………………………………………9
2.3.1. BT蓝牙…………………………………………………………………………………………9
2.4.音频AUD0……………………………………………………………………………………………9
2.4.1.ANC(主动降噪)……………………………………………………………………………9
2.4.2.ADC(MIC、AUX)………………………………………………………………………………………………………10
2.4.3.DAC……………………………………………………………………………………………………………………………………………………………………10
2.4.4.IIS(ALNK)……………………………………………………………………………………………………………………………………………………11
2.4.5.PLN………………………………………………………………………………………………………………………………………………………………………11
2.4.6.SPDIF………………………………………………………………………………………………………………………………………………………………11
2.5. Peripheral. …………………………………………………………………………………………………………………………………………………………12
2.5.1.ADC(SARADC)…………………………………………………………………………………………………………………………………12
2.5.2.LP_Touch(LPCTM)…………………………………………………………………………………………………………………………………12
2.5.3.IIC………………………………………………………………………………………………………………………………………………………………………12
2.5.4.SPI………………………………………………………………………………………………………………………………………………………………………12
2.5.5.UART…………………………………………………………………………………………………………………………………………………………………13
2.5.6.SD…………………………………………………………………………………………………………………………………………………………………………13
2.5.7.USB……………………………………………………………………………………………………………………………………………………………………13
2.5.8.QDEC…………………………………………………………………………………………………………………………………………………………13
2.5.9.MCPWM……………………………………………………………………………………………………………………………………………………13
2.5.10.Timer/PWM/CAP…………………………………………………………………………………………………………………………………………14
2.5.11.IR………………………………………………………………………………………………………………………………………………………………………14
2.5.12.LEDC………………………………………………………………………………………………………………………………………………………………14
2.5.13.NTC…………………………………………………………………………………………………………………………………………………………………14
2.6. GPIO……………………………………………………………………………………………………………………………………………………………………14
2.6.1.IO上下拉电阻、上电默认配置………………………………………………………………14
2.6.2.IO驱动电流、状态、高压IO(HVT)…………………………………………………………15

第3章.硬件设计……………………………………………………………………………………………16

3.1.产品结构、板层设计……………………………………………………………………………………16
3.2.天线设计…………………………………………………………………………………………………16
3.3.地场设计(关键项)…………………………………………………………………………………18
3.4.晶振设计………………………………………………………………………………………………………19
3.5.电源设计………………………………………………………………………………………………………21
3.5.1.供电设计…………………………………………………………………………………………………………………21
3.5.2.DCDC电源完整性设计…………………………………………………………………………22
3.6.音频ADC设计………………………………………………………………………………………………23
3.6.1.MIC输入设计…………………………………………………………………………………23
3.7.音频DAC设计………………………………………………………………………………………………25
3.8. LP_TOUCH内置触摸设计(LP_CTM)…………………………………………………………26
3.9. 防静电设计……………27
3.10.防浪涌设计…………………………………………………………………………………………………28
3.11.EMC/EMI防护设计…………………………………………………………………………………29
3.12. NTC电路设计…………………………………………………………………………………………29

第4章.开发、生产、量产注意事项…………………………………………………………………31

4.1.烧写、升级、测试说明………………………………………………………………………………31
4.2. TWS生产装配说明………………………………………………………………………………………31
4.3. TWS生产配对说明……………………………………………………………………………………32
修改记录
本文档用于指导硬件设计，其中“概述”描述芯片简介和相关设计原则，“原理设计”描述原理和相关接口信息，“硬件设计”描述设计细节和相关注意事项。

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第1章. 概述

1.1.芯片简介

JL709N系列芯片是集成蓝牙模块的32位高性能双核SOC,支持高性能低功耗的蓝牙及音频应用，面向TWS耳机，立体声耳机，无线麦，音响等产品应用，主推中高端旗舰机型。
芯片特色：
※ 内置PMU管理单元，支持软关机、低功耗蓝牙连接或待机等应用场景
※内置充电管理单元，支持3.7V锂电池充电，最大充电电流180mA
※内置LDO3V电源转换，典型输出IOVDD=3.0V,最大可驱动120mA外设负载
※内置二路DCDC电源转换，支持DCDC或者LDO模式等低功耗、省成本应用
内置3路24位Audio ADC(集成前置信号放大单元),可选模拟MIC(或AUX)输入
内置2路24位Audio DAC(集成功率输出放大单元),支持差分直推16ohm/32ohm喇叭
※ 内置全硬件实现的ANC系统，支持双混合馈自适应系数ANC
空 集成蓝牙基带、调制解调器及模拟RF模块，支持Bluetooth6.0双模
※集成时钟控制单元，支持外置晶振提供时钟源，典型外挂24MHz主系统晶振
※具备丰富的数字外设和IO重映射功能，除固定IO接口外，其余IO可依据芯片规格书灵活分配
※所有GPIO均可配置唤醒口(边沿触发),软关机唤醒时，IO状态可保持
所有GPIO可配置上下拉电阻，支持推挽输出和高阻态配置，支持多档电流驱动
※支持10-bit ADC模拟采样功能
※支持UART串口打印、串口升级代码等功能
※支持LP_CTM低功耗高精度触摸+入耳检测功能
※ 内置Timer、PWM、SARADC等常用功能模块
※支持USB、SDC、IIC、SPI、IIS、SPDIF等丰富接口
芯片框架：
JL709N芯片集成蓝牙模块、PMU管理模块、内存管理模块、AD/DA低噪声音频模块，具备丰富的数字外设资源。
图1-1 JL709N硬件框架图

1.2.设计说明

1.2.1.产品设计原则：安全、稳定、可靠
产品必须满足静电标准：接触放电大于±4KV,空气放电大于±8KV,设计留有余量。产品必须满足抗浪涌：一般大于±48V(标准必须根据产品应用场景调整),设计留有余量。产品必须做好电源保护，如防过压/防过流/防反接/防浪涌等。
产品若用电池供电，要求电池电压0V时，充电下产品必须能正常工作，不依赖于电池电压。产品必须支持长时间运输(如船运模式),出厂时特殊配置进入极限最低功耗。
TWS产品尽可能选择可靠配对方式，“双击配对”容易产生混配，如客户确实需要，标红此功能负面影响。
1.2.2.硬件设计原则：便于量产、便于测试
1、原理图设计
要求兼顾功能和性能，设计时务必考虑安全、稳定、可靠。
总的原则是，优先功能模块化设计，参考典型电路方案，合理元件选型，留有余量设计，在标识上务求准确可靠、简洁明了，保证后续软件开发的便捷、可靠、高效。
特别注意事项(IO分配原则):
1)务必考虑IO电气干扰，如避免在敏感模拟信号旁边分配高速数字跳变信号等。
2)务必考虑IO特殊状态(如上电、软关机、掉电唤醒、长按复位、合绑等)。
3)务必考虑IO电气特性，如IO驱动电流、耐高压、上下拉电阻、IO内阻等特性。
4)务必考虑产品设计便捷性，合理IO分配，使产品最优化设计，便于缩短项目开发周期。
2、PCB设计
优先以下流程开发；结构设计、板层设计->天线->地场->晶振->电源>敏感信号等。
1)结构设计：模具最优化设计。射频/音频应用时，务必考虑天线、MIC、喇叭等结构设计，以最大化发挥产品性能。
2)板层设计：优选多层板(TWS小板框推荐6层板),可以提供完整地平面和信号线布局空间。
3)天线设计：选择合适的天线类型，和摆放空间。(空间足够优选倒F天线)
4)地场设计：多层板必须至少留一层完整的地平面，严格要求地回路阻抗小。(地场直接影响系统性能)
5)晶振设计：远离干扰源。
6)电源设计：关注电源退耦电容、电源布局、和线宽线长。
7)敏感信号设计：如“DAC、MIC、LINEIN、触摸”等功能模块或走线，注意远离干扰等。

1.3.缩写&术语

VPWR:内置充电输入端
VBAT:芯片供电输入端，或内置充电输出端(支持3.7V锂电池充电)
LPCTM:低功耗触摸模块(电容式)
HVT:耐高压IO(5.5V或2倍IOVDD中最小值)
SPDIF:Sony/Philips Digital Interface

第2章. 原理设计

JL709N芯片集成了“内置充电管理、DCDC电源、LDO电源(IOVDD、MIC_LDO/BIAS),晶振，蓝牙、AUDIO ADC(MIC、AMUX)和DAC、IIS(ALNK)、PLNK、SPDIF、LP_Touch、SARADC、SPI、SD、USB、IIC、UART、QDEC、LEDC灯带、Timer、MCPWM、PWM、CAP、CLKOUT、IR,内置3档上下拉电阻、4档驱动电流、高压IO”等资源。
注1:SFC、ISP、低功耗触摸、ADC采样检测、模拟AUDIO等外设，均为固定IO,严禁随意分配。
注2:SPI、UART、IC、IIS、TIMER/PWM/CAP/CLKOUT等外设，支持crossbar映射，可灵活分配IO,支持映射到PA/PB/PC或VPWR。
注3:不推荐crossbar映射到VPWR。VPWR常用于内置充电输入，或做普通IO时，也仅用于IO输入检测等。

2.1.电源

2.1.1.充电管理(VPWR、VBAT)
芯片内置充电管理，当VPWR-VBAT≥0.8V时，恒流最大充电电流180mA。
VPWR输入支持同时给电池充电和系统供电，输入电压4.5V≤VPWR≤5.5V。使用外置充电IC时，VPWR用于充电插拔检测。
VBAT输出支持接低压/高压电池，充满截止电压=4.040-4.540V(步进0.02V),截止电流=恒流电流/5(或/10或/15或/20)。
2.1.2. VBAT
VBAT是整个芯片的供电输入端，供电电压2.7V<VBAT≤4.5V,一般接电池。要求VBAT和IOVDD压差>300mV,且IOVDD电压>(FLASH工作电压或LVD电压)。
2.1.3. DCDC/LDO
芯片内置2路DCDC,分别是DVDD(默认0.8V)、DCVDD(默认1.2V),支持DCDC或者LDO模式，DCDC模式存在DCDC辐射、及电源扯动等固有特性，设计上注意规避。
2.1.4. IOVDD
IOVDD是3.3V电源域LDO稳压输出，输出范围2.0V≤IOVDD≤3.6V,电压档位可调，最大
输出电流Imax=120mA(包含主控IO和系统消耗),在VBAT或VPWR不掉电情况下，IOVDD为常带电电源，无法关闭。
耳机方案：IOVDD默认配置2.8V;音箱方案：IOVDD默认配置3.4V。
2.1.5. VCM
VCM是音频参考电源。
2.1.6.MIC_LDO/MIC_BIAS
MIC_LDO/MIC_BIAS是用于MIC差分或单端电路供电的输出电源，MIC_BIAS有“A/B/C”共3路；MIC_LDO/MIC_BIAS是LDO稳压输出，电压档位可调，输出范围2V≤MIC_LDO≤3V;MIC_LDO直接输出无上拉电阻，BIC_BIAS_A/B/C可配置上拉0.3~10.5KΩ。
2.1.7.SD_PG
SD_PG是3.3V电源域可开关输出电源，固定I/O(PB5),输出电气特性同IOVDD,一般用于电池不掉电方案，给SD/TF卡供电，也可用于其他外设(需注意卡的扰动),支持强驱和弱驱。电池掉电方案也可用IOVDD给SD卡供电，可节省I/O(PB5)资源。

2.2.晶振

芯片有1组晶振接口，XOSCI/XOSCO,一般接24M晶振。

2.3.射频

2.3.1.BT蓝牙
BTRF是2.4G蓝牙天线接口，工作频段：2.40~2.48GHz,必须配套2.4G蓝牙天线，以保障蓝牙收发性能。

2.4.音频AUDIO

2.4.1.ANC(主动降噪)
芯片内置全硬件实现的主动降噪(ANC)系统，有3路ADC(A/B/C)通道输入，2路DAC(L/R)通道输出；支持前馈(FF)、反馈(FB)、混合馈(Hybrid)降噪；支持同时ANC降噪和语音通话，互不干扰。
支持187.5~750K采样率；支持多段IIR滤波器级联，且每段滤波器系数独立自由配置；支持回声消除(AFC)和啸叫抑制(HOWL_DET);支持淡入淡出(FIFO);支持动态范围控制(DRC)。
支持FF、FB、CMP采样率独立可配；支持在线更新滤波器。
支持风噪检测、智能免摘、广域点击、佩戴(贴合度)检测等功能。
2.4.2.ADC(MIC、AUX)
芯片ADC有3路独立的”A/B/C”通道，支持“驻极体MIC”和“硅MIC”输入，支持“LINEIN”输入；AIN_xN是差分负输入端，AIN_xP是差分正输入端；支持8~192KHz采样率，16/24bit数据，支持输入信号≤1Vpp(差分2Vpp),只支持隔直电容方式输入。
MIC_LDO直接输出无上拉电阻，MIC_bias支持上拉0.3~10.5KΩ电阻输出。

2.4.3. DAC
DAC有2路差分通道，分别为“DACLP、DACLN”,“DACRP、DACRN”,支持单声道差分和双声道差分，支持8~384KHz采样率，16/24bit数据。只支持差分输出，音箱方案需选用支持差分输入的功放。
DAC和ADC结构上相互独立，可独立开关，可工作于各自不同的采样率下。
2.4.4.IIS(ALNK)
芯片内置1个ALNK模块(Audio Link),是一个通用双声道音频接口，用于外设DAC或ADC,支持DMA。
支持DAT0~DAT3的4条独立双向通道(输入或输出),可相互独立工作，可任意映射到PA/PB/PC口。

2.4.5. PLNK
PLNK是数字麦克风接口，由DAT0、DAT1、SCLK组成，可任意映射到PA/PB/PC口。
2.4.6. SPDIF
SPDIF模块支持接收SPDIF IN和发送SPDIF OUT,内置弱SPDIF IN信号放大整形模块，4通道固定IO输入。1路SPDIF OUT可任意映射到PA/PB/PC口。

4路A/B/C/D数字强信号SPDIF IN可任意映射到PA/PB/PC口。

如：光纤信号(3.3V逻辑强信号)输入可映射到任意IO输入，同轴、HDMI信号(弱信号)输入必须用带信号放大的IO输入。
SPDIF IN支持同时对4个通道进行插入、拔出检测。

2.5.Peripherals

2.5.1.ADC(SARADC)
SARADC是10Bit ADC,共16通道，固定IO。

2.5.2.LP_Touch(LPCTM)
LP_Touch是低功耗触摸检测模块(Low Power Capacitive Touch Module,LPCTM),利用人体分
布电容对触摸电容的影响来进行检测，支持低功耗唤醒，共5个通道，固定IO。

2.5.3. IC
IIC是一个标准的遵守IC协议的串口通讯接口，支持主机和从机模式，上拉电阻越大，频率越低，共1通道，可任意映射到PA/PB/PC口。

2.5.4. SPI
SPI是一个标准的遵守SPI协议的串口通讯接口，共3组，SPIO/SFC为系统自用，固定IO;SPI1、SPI2接口支持CPU控制，支持单向DMA(不能同时收发),可任意映射到PA/PB/PC口。

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第2章原理设计
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2.5.5. UART
UART有UARTO、UART1、UART2,支持接收带循环Buffer的DMA模式和普通模式，可任意映射到PA/PB/PC口。

2.5.6. SD
SD是一个标准的遵守SD协议的串口通讯接口，为SDO,只支持主机模式，支持1 bit和4bit模式，支持高速和低速模式，时钟最高50MHz,支持命令DMA和数据DMA,且相互独立，可以同时做DMA,可任意映射到PA/PB/PC口。

2.5.7. USB
USB是一个Full Speed(USB2.0),支持普通IO功能，USBDP、USBDM为固定IO。通信频率12MHz。
2.5.8.QDEC
QDEC是正交编码器检测模块，支持2线输入，有1组通道，支持4 phase、2 phase、1 phase三种模式，一般旋转编码使用1 phase,鼠标滑轮使用2 phase,模块自带定时器，可任意映射到PA/PB/PC口。

2.5.9. MCPWM
MCPWM模块包括：2个MCTimer时基(TMRxCK),2对独立MCPWM通道(MCPWMCHxL/H),2路FPINx故障保护输入，x=0~1;MCTimer是16位定时器；MCPWM支持运行中更改频率、占空比，支持灵活配置每对通道的有效电平状态，支持编程死区控制，支持硬件故障输入FPIN;可任意映射到PA/PB/PC口。
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第2章原理设计
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2.5.10.Timer/PWM/CAP
Timer有Timer0~Timer5共6个32位定时器，支持定时TMRx/计数CNTx/捕捉CAPx/时钟CLKOUTx/PWMx,x=0~5;驱动源可以选择“内部时钟”或“外部信号”。
支持上升沿/下降沿捕获功能，可以测量外部信号电平宽度，可任意映射到PA/PB/PC口。
2.5.11.IR
IRFLT是一个专门用于滤除红外接收头上窄脉冲信号的硬件模块，可任意映射到PA/PB/PC。
2.5.12.LEDC
LEDC用于LED灯带驱动和控制，支持DMA,支持2路独立控制(LEDC_D0、LEDC_D1),可任意映射到PA/PB/PC口。
2.5.13.NTC
NTC是热敏电阻检测，用于检测温度变化范围。SARADC功能IO均支持NTC检测，其中PC3(特殊IO),可省外部100k ±1%精度上拉电阻。

2.6.GPIO

2.6.1.IO上下拉电阻、上电默认配置
IO内置上下拉电阻偏差为“±20%”。

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第2章原理设计
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注：“—”代表“未开”
芯片上电特殊配置IO:

2.6.2.IO驱动电流、状态、高压IO(HVT)

备注：1、IOVDD是3.3V电源域；
2、当2IOVDD<5.5V时，高压IO耐压≤2IOVDD。

第3章. 硬件设计

以我司蓝牙耳机产品为例，优先以下流程设计：产品结构、板层设计->天线->地场->晶振->电源->敏感信号设计等

3.1.产品结构、板层设计

项目立项前期必须重点评估产品结构，以最大化发挥无线射频、声学音频性能。
重点留意“天线”、“MIC”、“喇叭腔体”的结构位置，要求“天线”有足够的辐射空间、“MIC”利于声音高质量采集等，“喇叭腔体”利于声音高质量传输等，以向客户提供优越性能的产品。
例如：天线周边的金属材料会干扰天线性能，天线位置靠近人体会阻隔辐射等。尽可能结构设计时，给天线有足够的立体空间，天线尺寸越大、天线性能越好。
例如：MIC和喇叭选型、腔体设计、装配设计，要求一致性优良。出厂前务必做好声学结构设计，以利于后续软件算法，最大化发挥声学性能。
PCB板优选多层板，以提供完整的地平面和信号线布局空间。单面板或双面板设计，则严格要求电源信号完整性，要求“地回路阻抗小”。
好的产品结构和板层，可以高效、快速的推进项目实现和落地，以最低的时间成本获取收益。

3.2.天线设计

天线必须有足够的立体空间。
天线选型，需结合产品的外观、尺寸、结构、使用场景决定。
BT蓝牙天线常用的有“板载、陶瓷、FPC”3种；原理上一般有“单极、双极、回路(Loop)”,天线效率理论上“单极>双极>Loop”,但是单极天线容易受周围材料影响，从而改变天线特性。
根据天线空间和产品外观，选择合适的天线：
小尺寸的产品，优选顺序为：“FPC->陶瓷->板载”(原理上：单极->双极->Loop);
大尺寸的产品(长边≥4CM),直接设计板载天线(原理上：单极->双极),板载天线类型有“倒F、蛇形、I型等”,考虑稳定性，首选倒F型。
1、原理图设计注意事项
备注：
1、天线位置IVS管必须贴，匹配参数根据产品调整
2、天线TVS管(D11)选型：
双向管，2V≤Vrwm≤3.3V:Cj≤0.6pF:2V≤VsbVh≤5V推荐型号：ST0321D4S/RST9361MA ESD2D005LA
3、匹配物料规格：首选村田muRata,高精度，品控一致性好
图3-2-1天线电路
1)天线预留T型或π型匹配网络，且靠近天线端处TVS管不可省(寄生电容≤0.6pF)。如有必要，可增加滤波器衰减蓝牙高次谐波信号，防止杂散超标；
2)天线匹配需采用高精度电感、电容(高频物料),保证产品蓝牙性能及一致性；物料取值，参考网分仪匹配调整，或根据实际测试结果调整。
3)原则上，每款机型，都需通过调整匹配，达到最佳的蓝牙性能。
2、PCB设计注意事项
图3-2-2天线镂空(绿色框内)
天线布局考量：
1)根据空间结构，必需合理选择天线类型和布局位置，远离电池、喇叭、触摸铜箔、人体等。
2)“天线”和“地”必需要统一设计，要求地平面完整，空间足够。
3)天线必需靠近板边放置，净空区尽可能大，至少≥3mm。
4)天线背面禁止任何走线、及敷铜，必需镂空。
5)天线必需远离“DCDC电路、翻转IO”等，减少对RF的干扰。
6)天线必需远离DAC、MIC、AUX等电路，减少RF辐射导致的射频噪音。
3、匹配网络、传输线50欧姆设计考量
蓝牙天线匹配网络有：T型、Ⅱ型、L型；前期设计上，小尺寸天线选T型，大尺寸天线选Ⅱ型；最后实际使用一般是L型；任何一款“天线”或“样机”必须做阻抗匹配，匹配参数以实际调试为准。
图3-2-3 BTRF传输线(白色线)
1)天线匹配网络及传输线，要控制好50欧阻抗设计。可要求板厂设计实现，也可使用阻抗计算工具(如SI9000),根据“板厚、板层、板材、铜厚”合理设计RF传输线的“线宽、线距”。
2)匹配物料要求紧凑摆放，周边地场干净完整。布局上需避开晶振、MIC、DAC等敏感信号，以及高速数字翻转信号。
3)传输线，走线尽量短，禁止有分支。
4)传输线，走线尽量直线引出，避免90度拐角走线。
5)传输线，两侧的地打过孔墙，一般按1-2mm的间距打过孔墙。
6)阻抗匹配频段必须与通信频率对应，以保证最佳性能。例：音箱类产品有2.3GHz、2.4GHz、
2.5GHz三种频段。

3.3.地场设计(关键项)

优秀的地场设计，可以有效降低各类噪声，提升RF、DAC、ADC等性能和抗静电能力，请重点关注；方案严格区分GND(数字)和AGND(模拟)。(不分地，存在噪声风险)
GND:一般包括“逻辑、数字、控制、电源、蓝牙”等地回路。
AGND:一般包括“MIC、LINEIN、DAC”等音频模拟地，及音频相关的电源模拟地。
1)模拟音频(MIC/LINEIN/DAC)相关电路的AGND,独立走线回主控AGND。
2)AGND回路要求无噪声(即电流平稳，无抖动),一般短接于芯片衬底、电池端、或功放bypass处，走线≥0.5mm;耳机方案：AGND默认短接于芯片衬底；音箱/功放方案：一般区分功放地、主控地，且各自独立在电池端短接，电池尽量布局在功放和主控中间。
3)GND到电池负端阻抗尽可能最小，即走线、铺地尽可能宽，4层PCB必须设计一层完整的铺地地层。地回路路径(包括电池负端到锂保IC)不能出现窄带、细线、破碎的地面。
4)主控和其各电源退耦电容必须共地良好，严禁破碎。
图3-3-1完整的中间地层
图3-3-2 AGND短接芯片衬底(耳机)

3.4.晶振设计

JL709N有1组晶振接口，一般接24M无源晶振，根据芯片封装(晶振脚)选择设计。
注1:产品必须选择精度高、稳定性好、可靠性强的晶振，这将直接决定产品的射频性能，决定系统的稳定性和可靠度，差的晶振会导致各种不可预期的问题，甚至给客户直接带来经济损失。
注2:产品出厂前，必须用我司《蓝牙测试盒》等工具，测试频偏(±10KHz以内),如偏差过大，可以测试盒校准，或修改负载电容。
1、原理图设计注意事项
图3-4-1晶振电路(24MHz)
1)晶振管脚邻近IO口，严禁分配高速翻转信号，如SPI、UART等，以保证系统性能及稳定性。
2)参考选型：24M晶振，负载电容10p(Type),±10PPM以内，谐振电阻<60Ω,xOSCI串电阻47R(尽量靠近主控IO摆放),XOSCI&xOSCO并2.2p。
3)硬件频偏校准：以OkHz为基准线，负频偏调小容值，正频偏调大容值。
2、PCB设计注意事项
图3-4-2晶振布局1
图3-4-3晶振布局2
图3-4-4电路3
1)晶振布局：尽量放置在主控背面(晶振布局1)或远离BTRF引脚位置(晶振布局2),严格避开高频数字信号、敏感模拟信号、BTRF走线。
2)晶振OXSCO&OXSCI布线做并行差分处理，不宜过粗、过长，6层板设计晶振布局位置相邻内层做净空处理，以减少寄生电感、电容。
3)晶振下方必须完整铺地，禁止走线(如电源/敏感信号等)。
4)晶振及外挂电容在布局层禁止铺铜，外挂电容地短接晶振地，再通过过孔短接相邻层GND。
5)蓝牙VSS禁止与衬底同层短接，例：JL7096D封装18脚，参考电路3

3.5.电源设计

3.5.1.供电设计
JL709N内置电源输入管理单元，支持VBAT单独给系统供电，也支持VPWR单独给系统供电(注意：目前用VPWR供电，芯片只能用LDO模式)。设计时，需留意供电场景及电压范围。
Table 3-5-1供电场景

1、原理图设计注意事项(以VBAT锂电池供电为例)
锂电池供电(3.4~4.2V)
电池必须带锂电保护板，或PCB板带锂电保护电路(优先选择带船运模式的电池保护IC)

图3-5-1供电至VBAT(不和IOVDD短接)
1)注意供电场景，严格限制供电输入电压。
2)注意供电保护，防过压/过流/反接/浪涌等。
3)注意电源退耦容值随电压升高而下降，请确保其工作电压下的容值≈标称值。
4)主控VBAT、VPWR、DCVDD、退耦电容耐压值要求≥16V,主控其他电容耐压值≥6.3V;其他外设电容依据其工作电压要求选择(防止浪涌、过冲击穿),一般5V电源域耐压值≥16V。
5)主控电源退耦电容，优选大封装尺寸(如0402及以上),以保证工作电压下的容值。
6)使用原装电容(非拆机、劣质电容),以保证容值、和品质。
7)各退耦电容容值和要求请参照“标准原理图”。
2、PCB设计注意事项
1)务必考虑电源完整性设计。各电源退耦电容靠近主控IC放置，且电容和主控必须共地一致，严格控制“地回路阻抗”。
2)务必考虑功耗、散热、带载能力等需求。各电源(大电流通路)布线线宽建议≥0.5mm,留有余量设计(一般经验50mA/0.1mm)。
3)布局时，优先电源走线路径最短化，尽量远离板边走线，以免引入干扰。
4)走线时，建议电源(退耦电容大容值处)星形走线给各分支模块供电。要求先经退耦电容，再给各分支模块电源管脚供电。
3.5.2.DCDC电源完整性设计
JL709N内置2路DCDC,分别是DVDD(默认0.8V)、DCVDD(默认1.2V),支持DCDC或者LDO模式，其中DCDC模式存在DCDC辐射、及电源扯动等固有特性，设计上注意规避。
1、原理图设计注意事项
DCDC电路设计要求：
1、主控不分PGND和GND,PGND就近短接到村底GND;
2、DCDC电感(L1 L2)摆放不能正对喇叭。要靠近主控O放置SWx走线尽量短且粗；
3、DCVDDx退耦电容地(C20 C21)必须短且大面积回到主控衬底GND处，不能统远再回到衬底；
4、各个电源输入IO从106电容正极点(C20 C21)单独走线取电
5、主控衬底GND要大面积铺地回到电池地处，尽量保证有一层为完整地。
图3-5-2-1电源模式(DCDC)
1)DCDC电路由VBAT、SW、PGND、LC功率滤波及退耦电容组成，请严格参考原理图设计。
2)功率电感选型：4.7uH,DCR≤1Ω,SFR≥20MHz,Isat≥250mA,感值稳定。严禁使用不稳定的功率电感，例如有些功率电感，通过100mA电流时，感值<1uH,感值急剧下降。
3)DCVDD纹波≤50mV。
4)注意电源退耦容值随电压升高而下降，请确保其工作电压下的容值≈标称值。主控VBAT、DCVDD退耦电容耐压值要求≥16V,主控其他电容耐压值≥6.3V;其他外设电容依据其工作电压要求选择(防止浪涌、过冲击穿),一般5V电源域耐压值≥16V。
5)主控电源退耦电容，优选大封装尺寸(如0402及以上),以保证工作电压下的容值。
6)使用原装电容(非拆机、劣质电容),以保证容值、和品质。
7)各退耦电容容值和要求请参照“标准原理图”。
2、PCB设计注意事项
1)务必考虑电源完整性设计。各电源退耦电容靠近主控IC放置，且电容和主控必须共地一致，严格控制“地回路阻抗”。
2)PGND不分地，就近接入衬底GND,且和LC滤波电路共地良好。
3)DCDC电路远离MIC、DAC、触摸、RF等模拟和易受干扰模块。例：功率电感禁止与喇叭同面摆放，远离磁铁，防止干扰。
4)SW走线尽量短、粗、不过孔，LC网络尽量靠近主控放置，注意功率电感的辐射干扰。
5)DCDC各电源输入IO需从退耦电容正极点单独走线取电。

3.6.音频ADC设计

JL709N ADC有3路独立的”A/B/C”通道，支持“驻极体MIC”和“硅MIC”输入，支持“LINEIN”输入；AIN_xN是差分负输入端，AIN_xP是差分正输入端；支持输入信号≤1Vpp(差分2Vpp),只支持隔直电容方式输入。
3.6.1.MIC输入设计
MIC支持单端省电容(仅支持驻极体MIC)、单端隔直(支持驻极体MIC/硅MIC)、差分隔直(支持驻极体MIC/硅MIC)模式，使用时根据需求选择。
1、原理图设计注意事项

图3-6-1-1硅MIC应用场景
FF前馈MIC/FB后馈MIC
麦克风规格参考选型(前馈模拟硅麦：SNR≥62dB)(后馈模拟硅麦：SNR≥64dB,AOP≥125dBSPL)
图3-6-1-2驻极体MIC应用场景
1)MIC管脚邻近IO,严禁分配高速数字翻转信号，如PWM、UART等，防止干扰音频性能；
2)MIC信号管脚输入端增加对地电容物料(例：33p),以滤除高频干扰信号；
3)MIC器件地为模拟地，走线时必须单独连接到主控IC模拟地AGND,以保证地回路干净。
4)MIC信号输入端附近，预留静电管，可提高抗静电能力。
5)MIC信号输入端附近，预留串联电阻、磁珠及对地电容料，可防止EMI/EMC杂散超标。
6)FF/FB麦克风：xMIC_P&xMIC_N走线串电容≥475(0402封装),保证电容容值达标，FB默认选226;
7)驻极体MIC供电(驻极体麦差分接法，保证上下拉电阻一致，以确保动态及灵敏度):
a、MIC_VDD首选MICLDO,驱动能力强可同时带多路。例：MICLDO直接输出无内置上拉，外部麦克风上下拉均为2.2K。
b、TKMIC_VDD首选MICBIAS_A/B/C。
例：下拉2.2K,MICBIAS_A/B/C外部上拉1.2K+软件上拉1K=2.2K,确保上下拉一样。
c、在IO资源充裕情况，MIC独立供电，不使用可关闭降低功耗。
8)硅MIC供电：首选MICBIAS_A/B/C和MICLDO,也支持普通IO供电。
9)麦克风选型参考：FF麦SNR≥62dB;FB麦SNR≥64dB,AOP≥125dBSPL。
10)麦克风预留对地静电管，可提高抗静电能力。
2、PCB设计注意事项
1)MIC电路必须远离干扰源，如RF天线、数字信号等。
2)MIC信号物料及布线路径尽量用地线包裹屏蔽，减少其他干扰源的影响。
3)MIC必须分地，为AGND;地回路顺序为“MIC_GND->主控AGND->芯片衬底GND,每路MIC有单独地回路，走线尽可能粗(注意验证MIC/AUX/DAC等是否有噪声)。
麦克风信号走线要求参考图：
MIC_P&MIC_N差分线做等长并行处理，避开数字信号、晶振和触摸
MIC-AGND必须单独先走线到串电容负极再回到MCU-AGND
图3-6-1-2 MIC地回路说明

3.7.音频DAC设计

DAC有2路差分通道，分别为“DACLP、DACLN”,“DACRP、DACRN”,支持单声道差分和双声道差分，可直推16ohm/32ohm耳机负载，使用时根据应用场景选择。
1、原理图设计注意事项
DAC输出噪声抑制电路必须预留备注：
1、DAC电路必须远离干扰源，如RF天线、数字信号等
2、DAC预留抗干扰电路，根据实际样机噪声调整参数L选型：10-560nH(typ:L=120nH),优选高频电感且ESR<1RC选型：<150pF(typ:C=15pF)
3、DACTVS管位置预留过ESD认证，默认NC,参考选型：单向管，3.3V≤Vrwm≤5V;Cj≤130pF;3.3V≤Vbr≤5V推荐型号：ST0371S9
图3-7-1 DAC差分单声道耳机
图3-7-2 DAC差分双声道耳机
1)DAC管脚邻近IO,严禁分配高速数字翻转信号，如PWM、UART等，防止干扰音频性能；
2)DAC建议预留LC抗干扰电路，根据实际噪声情况，可适当的调整参数，L的参考范围10~560nH(优选高频电感且ESR<1R),C的参考范围10~100p(<150pF)。
3)LC摆放远离天线及强辐射干扰源。
4)DAC耳机接口(负载端),预留对地静电管，可提高抗静电能力。
2、PCB设计注意事项
1)DAC电路必须远离干扰源，如RF天线、数字信号等。
2)DAC信号物料及布线路径尽量用地线包裹屏蔽，减少其他干扰源的影响；必要时，可对DAC布局走线区域净空。
3)DAC整个音频信号布线，走线尽可能加粗，有助于减小回路阻抗，保证良好的信噪比。
4)DAC必须分地，为AGND;地回路顺序为“DAC器件地->主控AGND->主控衬底GND/功放Bypass电容地/总电源地入口处(如电池负极)短接”,走线尽可能粗(注意验证MIC/AUX/DAC等是否有噪声)。
耳机方案：AGND默认在主控衬底GND。
音箱方案：AGND在功放Bypass电容地/总电源地入口处(如电池负极)短接。

3.8.LP_TOUCH内置触摸设计(LP_CTM)

JL709N内置LP_CTM低功耗高精度触摸模块，最多支持5路触摸通道。
1、原理图设计注意事项
内置按键触摸
图3-8内置触摸电路
1)触摸管脚邻近IO口，严禁分配高速翻转IO,如LED、晶振、开关电源等。
2)触摸预留静电管(优选0201/0402小封装，以减少寄生效应),可提高抗静电能力；静电管选型结电容小于1p,防止影响触摸灵敏度。
3)串电感根据实际样机调整，可选用33nH提升抗干扰。
2、PCB设计注意事项
1)芯片内置触摸的原理：是利用检测人体分布电容对触摸铜箔电容的影响，通过检测该电容量

的变化，进而达到触摸识别的功能。因此硬件设计必须尽可能减少寄生电容，布局允许情况下，触摸焊点离芯片引脚越近越好。
2)触摸布线按最小线宽走线，且尽可能短。
3)触摸焊盘需镂空设计(有干扰源的必需用地隔离)。
4)触摸可适当增大铺地安全间距(前提需确保地场完整)。
5)内置触摸信号是敏感的模拟信号，布局走线应远离高速数字信号，如DCDC电感、LED、晶振、电源等，避免与之相邻或并行走线，防止被干扰。

3.9.防静电设计

电子设备必须做防静电设计，因为在干燥低温的生产环境下容易产生静电，容易造成电子器件的损坏。
注：静电设计标准(接触放电≥±4KV;空气放电≥±8KV),设计需留有余量。
1、设计阶段防静电设计
1)产品结构，务必考虑静电防护。如增加模具厚度，加大PCBA与壳体间距，做好壳体密封等。
2)PCB地场设计必须完整，要求面积大，不存在破碎，细回路，板边连续。
3)敏感信号线严禁靠近板边走线(如晶振、触摸、音频DAC等)。
4)BT天线必须远离静电入口，且天线入口处，必须加双向TVS管。
5)供电入口(如DC5V适配器或USB5V接口等供电),必须加单向TVS管(有防浪涌除外)。
6)“缝隙、接口处电路”必须预留ESD管，如按键、喇叭、MIC、USB等。
7)单向信号使用单向ESD管。
8)ESD管靠近静电入口处放置。
9)在VCM退耦电容处，用105电容连接AGND和GND。
图3-9-1防静电处理电路
10)IOVDD:靠近主控IO退耦电容处，并静电管到GND。
图3-9-2防静电处理电路
BT天线TVS管选型列表
表3-9优选的双向ESD管列表

备注：其它标准的TVS管可咨询上述供应商。
2、生产阶段防静电要求
请严格做好生产周期内所有阶段的静电防护。
1)所有生产、测试设备、工作环境，必须做防静电处理。
2)SMT贴片、建议最后贴IC芯片。
3)生产、测试人员必须佩戴防静电手环、手套，穿防静电服、鞋子。
4)使用防静电材料包装、运输。

3.10.防浪涌设计

电子设备必须做防浪涌设计，因为电网、充电器的感性特性，会在供电瞬间产生浪涌电压，造成电子器件的损坏。
注：浪涌设计标准(一般抗浪涌电压三±48V),标准必须根据产品的应用场景调整，如一些电源适配器，浪涌峰值100V,则抗浪涌电压必须大于110V。设计需留有余量。
5V充电输入(TVS+OVP保护)
若OVP电路不贴，RA1应焊接短接
内置充电单向IVS(防浪涌):ST0651D4/ST0571D4/RSD8576AFOVP保护C(防过压):LP5300F/TMI640/TCB9225B(SOT23-6)选型要求：抗浪涌值±48V(视使用场景调整)选型说明：充电保护优选TVS+OVP方案(视使用场景调整)
图3-105V充电保护(单向TVS管+OVP保护)
1)充电输入端(如DC5V适配器/USB5V接口等),必须加浪涌保护电路；
2)浪涌保护电路有：OVP保护IC、单向TVS管、OVP+TVS,根据需求选择，一般OVP优于
单向TVS。
单向浪涌TVS管选型列表
表3-1048V标准优选的单向TVS管列表

备注：其它标准的TVS管可咨询上述供应商。

3.11.EMC/EMI防护设计

需要过电磁兼容性标准、或需要进行电磁兼容性设计的方案，从以下方面优化电磁辐射和电磁干扰：
1)增加PCB屏蔽罩。
2)高速信号线加磁珠、LC、RC滤波电路，如USB、SD、LCD等信号。
3)多层板，信号线和电源线走中间层。
4)合理布局，使“带辐射的走线”尽可能短。
5)PCB板边连续地，且有完整的地平面。
6)易受干扰的信号注意保护，如走内层、地隔离、地包裹等。

3.12.NTC电路设计

JL709N系列支持NTC检测。
1、原理图设计注意事项
图3-12-1 NTC电路
1)NTC_DET默认选PC3(特殊IO),可省去外挂上拉100K±1%。
2)使用其他SARADC功能IO需外挂1%精度上拉电阻。
3)NTC选型：负温度系数热敏电阻NTC,标称阻值100K@25℃,B常数推荐3950K/4250K/4200K/4700K。
4)参考型号：KNTC0603-100KF3950、RETJ1VR104JM、NCP18WF104D03RB。
2、PCB设计注意事项
图3-12-2 NTC电路
1)NTC布局层做净空处理。

第4章. 开发、生产、量产注意事项

4.1.烧写、升级、测试说明

JL709N支持有线串口升级和测试盒无线升级，使用时，请留意烧写升级场景及烧写电压。

图4-1烧写、升级、测试说明
注意：
1)JL709N只支持XOSCI&XOSCO双脚起振。
2)支持单线或者双线(默认)串口方式进行空片烧写、二次重烧。

4.2.TWS生产装配说明

由于整机环境直接影响产品的性能，因此必须重视整机的装配，注意装机的一致性。
装配注意事项：
1)电池需要固定安装，远离喇叭/天线主体，避免耦合干扰。如靠近天线方案，则必须贴海绵胶垫高处理，且尽可能拉大与天线的距离，保证装配一致性。如靠近喇叭方案，则建议电池焊点面背对喇叭放置，且电池和电池线，尽量远离喇叭及喇叭线。
2)电池、电池线、喇叭线、MIC线，禁止压到天线。
3)建议电池线和喇叭线进行双绞线处理，且分开装配，可防止电池线和喇叭线的耦合干扰。
图4-2双绞线示意图

4.3.TWS生产配对说明

TWS方案应用，默认声道相同的耳机不能配对。未使用软件或硬件分配声道，或未使用测试盒固定声道，TWS配对成功后，会随机分配声道，从而导致生产配对异常风险。
因此，建议使用测试盒搭配模具，进行烧写配对，以固化声道信息，来保证生产配对良率/效率。