AC210N硬件设计指南V1.1

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V1.1
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目录
第1章.概述……………………………………………………………………………………………………………5
1.1.芯片简介……………………………………………………………………………………………………5
1.2.设计说明……………………………………………………………………………………………………6
1.2.1.产品设计原则：安全、稳定、可靠…………………………………………………………6
1.2.2.硬件设计原则：便于量产、便于测试………………………………………………………6
1.3.缩写&术语………………………………………………………………………………………………………7
第2章.原理设计…………………………………………………………………………………………9
2.1.电源………………………………………………………………………………………………………9
2.1.1.充电管理(VPWR、VBAT)…………………………………………………………………9
2.1.2.VBAT……………………………………………………………………………………………………………………………………………………………9
2.1.3.IOVD………………………………………………………………………………………………………………………………9
2.1.4. SDPG……………………………………………………………………………………………………10
2.1.5. VCM………………………………………………………………………………………………10
2.1.6.MIC_LDO/MIC_BIAS………………………………………………………………………………………………………10
2.1.7.硬件复位功能……………………………………………………………………………………210
2.2.晶-振……………………………………………………………………………………………………………10
2.3.射频……………………………………………………………………………………………………10
2.3.1. BT蓝牙………………………………………………………………………………………10
2.3.2.FM收音……………………………………………………………………………………1
2.4.音频AUD0…………………………………………………………………………………………………11
2.4.1.Audio ADC(MIC、AUX……………………………………………………………………………………………11
2.4.2.DAC……………………………………………………………………………………………………………………………………………………………11
2.4.3.IIS(ALNK)……………………………………………………………………………………………………………………………………………………12
2.4.4.TDM…………………………………………………………………………………………………………………………………………………………………12
2.4.5.PLN………………………………………………………………………………………………………………………………………………………………………12
2.4.6.SPDIF…………………………………………………………………………………………………………………………………………………………………13
2.5. Peripheral. …………………………………………………………………………………………………………………………………………………………13
2.5.1.ADC(SARADC)…………………………………………………………………………………………………………………………………13
2.5.2.IIC………………………………………………………………………………………………………………………………………………………………………14
2.5.3.SPI………………………………………………………………………………………………………………………………………………………………………14
2.5.4.UART…………………………………………………………………………………………………………………………………………………………………14
2.5.5.SD…………………………………………………………………………………………………………………………………………………………………………14
2.5.6.USB……………………………………………………………………………………………………………………………………………………………………15
2.5.7.QDEC…………………………………………………………………………………………………………………………………………………………………15
2.5.8.Timer/PWM/CAP……………………………………………………………………………………………………………………………………………15
2.5.9.I……………………………………………………………………………………………………………………………………………………………………………15
2.5.10.NTC…………………………………………………………………………………………………………………………………………………………………15
2.5.11.NFC…………………………………………………………………………………………………………………………………………………………………15
2.6. GPIO……………………………………………………………………………………………………………………………………………………………………16
2.6.1.IO上下拉电阻、上电默认配置………………………………………………………………16
2.6.2.IO驱动电流、状态、高压IO(HVT)…………………………………………………………17

第3章.硬件设计……………………………………………………………………………………………18

3.1.产品结构、板层设计…………………………………………………………………………………18
3.2. BT天线设计……………………………………………………………………………………………18
3.3.FM天线设计…………………………………………………………………………………………………20
3.4.电源设计…………………………………………………………………………………………………21
3.5.地场设计(关键项)………………………………………………………………………………………23
3.6.品振设计…………………………………………24
3.7.音频ADC设计………………………………………………………………………………………………26
3.7.1.MIC输入设计………………………………………………………………………………………………………26
3.7.2.AUX输入设计……………………………………………………………………………………………27
3.8.音频DAC设计……………………………………………………………………………………28
3.9. PDM(PLINK)数字麦克风…………………………………………………………………………29
3.10. SPDIF设计……………………………………………………………………………………………29
3.11. SD卡设计……………………………………………………………………………………………31
3.12. NTC电路设计………………………………………………………………………………………31
3.13.QDEC………………………………………………………………………………………………………………………………………………………………32
3.14.防静电设计……………………………………………………………………………………………32
3.15.防浪涌设计………………………………………………………………………………………………3
3.16. EMC/EMI防护设计……………………………………………………………………………………34

第4章.开发、生产、量产注意事项……………………………………………………………………35

4.1.烧写、升级、测试说明…………………………………………………………………………………35
4.2.生产装配说明……………………………………………………………………………………………35
修改记录
本文档用于指导硬件设计，其中“概述”描述芯片简介和相关设计原则，“原理设计”描述原理和相关接口信息，“硬件设计”描述设计细节和相关注意事项。

第1章. 概述

1.1.芯片简介

AC210N系列芯片是集成蓝牙模块的32位高性能SOC,主频高达307.2MHz,集成低噪AudioADC和DAC,集成高性能双模蓝牙、立体声FM收音、航空波段AM收音、DAB/DAB+数字音频广播、SDIO、USB 2.0、SPDIF、IIS(ALNK)、TDM、PLNK、SARADC、NFC、SPI、IC、UART、QDEC、LEDC灯带、Timer、MCPWM、PWM、IR等，面向广播音箱、仪表盘等产品应用。
芯片特色：
●内置PMU管理单元，支持软关机、低功耗蓝牙连接、待机及硬件复位等应用场景
●内置充电管理单元，支持3.7V锂电池充电，最大充电电流380mA
●内置LDO3V电源转换，典型输出IOVDD=3.3V,最大可驱动180mA外设负载
●内置2路24位Audio ADC(集成前置信号放大单元),支持模拟MIC、AUX等输入
●内置3路24位Audio DAC(集成功率输出放大单元),支持差分、单端及VCOM输出
●集成蓝牙基带、调制解调器及模拟RF模块，支持Bluetooth6.0双模及标准auracast广播
●集成时钟控制单元，支持外置晶振提供时钟源，典型外挂24MHz主系统晶振及32.768KHzRTC时钟
●具备丰富的数字外设和IO重映射功能，除固定IO接口外，其余IO可依据芯片规格书灵活分配
●所有GPIO均可配置唤醒口(边沿触发),软关机唤醒时，IO状态可保持
● GPIO可配置3档上下拉电阻，支持推挽输出和高阻态配置，支持多档电流驱动
●支持10-bit ADC模拟采样功能
●支持UART串口打印、串口升级代码等功能
●内置Timer、PWM等常用功能模块
●支持FM、USB、SDIO、IC、SPI、IS、TDM、SPDIF、NFC、PLNK、IR等丰富接口
芯片框架：
AC210N芯片集成蓝牙模块、PMU管理模块、内存管理模块、AD/DA低噪声音频模块，具备丰富的数字外设资源。
图1-1 AC210N硬件框架图

1.2.设计说明

1.2.1.产品设计原则：安全、稳定、可靠
1、产品必须满足静电标准：接触放电大于±4KV,空气放电大于±8KV,设计留有余量。
2、产品必须满足抗浪涌：一般大于±48V(标准必须根据产品应用场景调整),设计留余量。
3、产品必须做好电源保护，如防过压/防过流/防反接/防浪涌等。
4、产品若用电池供电，要求电池电压0V时，充电下产品必须能正常工作，不依赖电池电压。
5、产品必须支持长时间运输(如船运模式),出厂时特殊配置进入极限最低功耗。
6、TWS产品尽可能选择可靠配对方式，“按键配对”容易产生混配，如客户确实需要，标红此功能有负面影响。
1.2.2.硬件设计原则：便于量产、便于测试
一、原理图设计
要求兼顾功能和性能，设计时务必考虑安全、稳定、可靠。
总的原则是，优先功能模块化设计，参考典型电路方案，合理元件选型，留有余量设计，在标识上务求准确可靠、简洁明了，保证后续软件开发的便捷、可靠、高效。
特别注意事项(IO分配原则):
1)务必考虑IO电气干扰，如避免在敏感模拟信号旁边分配高速数字跳变信号等。
2)务必考虑IO特殊状态(如上电、软关机、掉电唤醒、长按复位、合绑等)。
3)务必考虑IO电气特性，如IO驱动电流、耐高压、上下拉电阻、IO内阻等特性。
4)务必考虑产品设计便捷性，合理IO分配，使产品最优化设计，便于缩短项目开发周期。
5)空闲IO拉出测试点，便于功能调整、测试。
二、PCB设计
优先以下流程开发：结构设计、板层设计->天线->地场->晶振->电源->敏感信号等。
1)结构设计：模具最优化设计。射频/音频应用时，务必考虑蓝牙/FM天线、MIC、喇叭等结构设计，以最大化发挥产品性能。
2)板层设计：优选多层板，可提供完整地平面和信号线布局空间。
3)天线设计：选择合适的天线类型，和摆放空间(空间足够优选板载如倒F天线)。
4)地场设计：多层板必须至少留一层完整的地平面，严格要求地回路阻抗小。(地场直接影响系统性能)
5)晶振设计：远离干扰源，根据原理图要求做好净空隔离，减少寄生效应，预留电容调节频偏。
6)电源设计：关注电源退耦电容、电源布局、线宽线长及地回流路径。
7)敏感信号设计：如“DAC、MIC、AUX、FM”等功能模块或走线，注意远离干扰等。
芯片应用特殊注意事项，请详见各“标准原理图”。

1.3.缩写&术语

VPWR:芯片供电输入端(<=5.5V),或内置充电输入端；
VBAT:芯片供电输入端(<=4.5V),或内置充电输出端(支持3.7V锂电池充电);
IOVDD:芯片LDO稳压输出(软关机可配关断),驱动电流180mA(包括主控IO消耗);
SDPG:SD/TF卡专用供电(可配通断),驱动电流120mA;
OCP:VBAT供电过流保护(要求软件配置OCP使能，仅限个别有OCP说明的封装);
ADCx:ADC采样输入检测(x为通道);
PADCx:ADC采样检测(需配置模拟多路开关AMUX选中);
MIC_x0:单端MIC或其他模拟信号输入(专用)通路，x为通道，其中MIC_xN为差分负端输
入(专用);
MIC_BIAS:MIC供电，可选内置上拉0.3K~10.5KΩ输出；
MICLDO:MIC供电，无内部上拉，需外加合适电阻后给MIC(驻极体)供电；
AUXx:模拟音频输入(x为通道);
SPDIF_INx:SPDIF音频输入接口(x为通道),内部带弱信号放大；
update:单线串口升级IO口；
ntc:已校准内部上拉电阻，外挂NTC支持省外部上拉检测(专用);
pu:上电开机初始状态为上拉；
pd:上电开机初始状态为下拉；
HVT:耐高压IO(5V),常用于部分默认高mute的功放或5V充电输入检测；
AVSS:模拟地；
RFVSS:BT参考地；
FMVSS:FM参考地；
GND/VSS:数字地或主系统地；
4

第2章. 原理设计

AC210N芯片集成了“内置充电管理、LDO电源(IOVDD、MIC_LDO/BIAS)、晶振、FM、蓝牙、Audio ADC(MIC、AUX)和Audio DAC、IIS(ALNK)、TDM、PLNK、SPDIF、SARADC、SPI、SD、USB、IIC、UART、NFC、QDEC、LEDC灯带、Timer、MCPWM、PWM、CAP、CLKOUT、IR,内置3档上下拉电阻、4档驱动电流、耐高压IO”等资源。
注1:晶振、FM、蓝牙、SARADC采样检测、模拟Audio ADC/DAC等外设，均为固定IO,严禁随意分配。
注2:IIS(ALNK)、TDM、PLNK、SPDIF_OUT、SARADC、SPI、SD、IC、UART、NFC、QDEC、LEDC灯带、Timer、MCPWM、PWM、CAP、CLKOUT、IR等外设，支持crossbar映射，可灵活分配IO,支持映射到PA/PB/PC、USBDM/DP或VPWR,SPDIF_IN内部带弱信号放大，建议固定IO使用。
注3:不推荐crossbar映射到VPWR/USB口。做普通IO使用时，建议用于IO输入检测等。

2.1.电源

2.1.1.充电管理(VPWR、VBAT)
芯片内置充电管理，当VPWR-VBAT≥0.8V时，恒流最大充电电流380mA。充电输入电压4.5V≤VPWR≤5.5V,支持输出VBAT=4.2V或4.4V两档模式，支持同时给电池充电和系统供电。
使用外置充电时，VPWR可用于充电插拔检测(仅限5V适配器),具有插入5V硬件复位功能。
2.1.2. VBAT
VBAT是整个芯片的供电输入端，供电电压2.7V<VBAT≤4.5V,一般接电池。要求VBAT和IOVDD压差>300mV,且IOVDD电压>(FLASH工作电压或LVD电压)。
2.1.3. IOVDD
IOVDD是3.3V电源域LDO稳压输出，输出范围2.7V≤IOVDD≤3.6V,电压档位可调，最大输出电流Imax=180mA(包含主控IO和系统消耗)。
在VBAT或VPWR不掉电情况下，软关机IOVDD软件可设置关断，此时，软关机唤醒只能用固定IO PBO/PB1/PB2/PB3/PB4/PB5/PB6唤醒，且只能用内部上拉，上拉电阻固定200KQ,外部不能加电阻上拉到IOVDD。
软关机IOVDD软件不设置关断时，可用任意带ADC功能的IO做唤醒，按键可选择用内部或者外部电阻上拉到IOVDD,且内部上拉电阻可任意配置。
优选PB1做开关机按键，内部上拉电阻精度更高(2%),且具备硬件复位功能。
2.1.4. SDPG
SDPG是3.3V电源域可开关输出电源，固定IO出口(PP2),输出电流Imax=120mA,一般用于电池不掉电方案，给SD/TF卡供电，也可用于其他外设(需注意卡的扰动)供电。不使用SDPG电源功能时，可作普通IO使用，注意此PP2无内部上下拉电阻。
2.1.5. VCM
VCM是音频参考电源。
2.1.6.MIC_LDO/MIC_BIAS
MIC_LDO/MIC_BIAS是用于MIC差分或单端电路供电的输出电源；MIC_LDO/MIC_BIAS是LDO稳压输出，电压档位可调，输出范围2V~3V;MIC_LDO直接输出无上拉电阻，MIC_BIAS可配置上拉0.6~8KΩ。
2.1.7.硬件复位功能
有如下四种方式实现硬件复位功能，确保软件工作异常时，能操作复位芯片。
1、PB1接低电平，具有长按复位功能，时间可设置；
2、PB3接低电平，具有短按复位功能；
3、VPWR接5V充电输入，具有复位功能，时间可设置；
4、VCM接IOVDD,具有短接复位功能。
应用时需留意，PB1、PB3芯片复位功能，默认关闭，可通过烧写器开关此功能。若打开，禁止用于IO接低电平的应用，避免误触复位。

2.2.晶振

芯片有2组晶振接口，XOSCI/XOSCO和32KOSCI/32KOSCO,XOSCI/XOSCO一般接24M晶振(主时钟),32KOSCI/32KOSCO一般接32.768K晶振(RTC时钟)。

2.3.射频

2.3.1.BT蓝牙
BTRF是2.4G蓝牙天线接口，工作频段：2.40~2.48GHz,双模蓝牙V6.0,支持蓝牙BR,EDR和BLE。BLE Audio,包括CIS和BIS,支持标准Auracast广播。必须配套2.4G蓝牙天线，以保障蓝牙收发性能。
输出功率最大+13dBm,接收灵敏度最小-96dBm,其它指标见“规格书”。
2.3.2.FM收音
FMIP是FM天线接口，支持50~108MHz频段，支持接收、发送，stereo/mono/RDS功能。接收灵敏度最小1.5uVEMF,其它指标见“规格书”。

2.4.音频AUDIO

2.4.1.Audio ADC(MIC、AUX)
芯片有2路独立的Audio ADC通道，支持“驻极体MIC”和“硅MIC”输入，支持“AUX”输入；MIC_x0、AUXx都是Audio ADC的输入端口，共用内部2路通道。其中：MIC_x0常用于做麦差分正输入端(也是单端信号输入端),MIC_xN常用于做麦差分负输入端，支持隔直电容方式及省电容(仅限PA1/PA0合绑封装支持省电容)输入。AUXx常用于做AUX及其他模拟信号输入；
支持8~192KHz采样率，16/24bit数据，支持输入信号≤1Vrms(差分2Vrms),SNR≤100dB。MIC_xP、AUXx支持内部走模拟通道直通DAC输出，模拟增益可调。
MIC_BIAS支持内部上拉0.6~8KΩ电阻(常用于成本敏感方案，可省驻极体麦外部上拉电阻),MIC_LDO输出无上拉电阻，驻极体麦方案须硬件预留电阻上拉。MIC_x通道对应IO口如下表。

AUXx通道对应IO口如下表。

驻极体麦支持省电容单端、隔直单端及隔直差分方式三种，仅PA0/PA1双绑或硬件短接才支持省电容方式。
2.4.2. DAC
Audio DAC有3路通道，分别为“DACFL、DACFR、DACRL”,支持：
1、单声道、立体声、三声道单端；
2、单声道差分；
3、双声道VCMO(DACRL做VCMO公共端)直推。
支持8~384KHz采样率，16/24bit数据，支持单端/直推输出信号≤1Vrms(差分2Vrms),SNR≤114dB。
DAC和ADC结构上相互独立，可独立开关，可工作于各自不同的采样率下。若有DAC通道未使用，IO资源紧张情况下，可用来做输出高、低电平、高阻三种状态的IO使用(驱动力≈1mA,内阻≈100Ω,翻转频率必须≤1MHz,建议用于常态使能控制)。
2.4.3.IIS(ALNK)
芯片内置1个ALNK模块(Audio Link),是一个通用双声道音频接口，用于外设DAC或ADC,支持DMA。
支持DAT0~DAT3的4独立双向通道(输入或输出),可相互独立工作，可映射到PA/PB/PC口。

2.4.4. TDM
TDM是Time Devision Multiplexing,即时分复用接口，由MCLK、CLK、SYN、DAT组成，以固定时间间隔来传输不同的信号，实现多路传输，可任意映射到PA/PB/PC口。

2.4.5. PLNK
PLNK是数字麦克风接口，由DATO、DAT1、SCLK组成，共有两个输入接口，每个接口可同时接两个数字麦，可任意映射到PA/PB/PC口。
2.4.6. SPDIF
SPDIF(Sony/Philips Digital Interface)音频接口，包含一个Master和Slave,可同时和外部进行通信，支持最高采样率384K,支持16bit/20bit/24bit的数据位宽。
模块支持接收SPDIF_IN(4路)和发送SPDIF_OUT(1路),内置弱SPDIF_IN信号放大整形模块，4通道固定IO输入。1路SPDIF_OUT可任意映射到PA/PB/PC口。

输入信号为强信号时，4路SPDIF IN可任意映射到可任意映射到PA/PB/PC口。

如：光纤信号(3.3V逻辑强信号)输入可映射到任意IO输入，同轴、HDMI信号(小于3.3V逻辑弱信号)输入需用带信号放大的IO输入。SPDIF IN支持同时对4个通道进行插入、拔出检测。

2.5.Peripherals

2.5.1. ADC(SARADC)
SARADC是10Bit ADC,共16通道，固定IO。

另有3通道PADC,固定IO。共用SARADC 10Bit ADC,其中PADC1、PADC2为1/2分压输入，精度差于其他ADC,使能PADC1/2功能时，默认有200K下拉。应用时根据精度需求灵活调整。

2.5.2. IC
IIC是一个标准的遵守IC协议的串口通讯接口，支持主机和从机模式。支持标准速度模式(100KHz)、快速模式(400KHz)、快速增强模式(1MHz)。上拉电阻越大，频率越低，共1通道，可任意映射到PA/PB/PC口。

2.5.3. SPI
SPI是一个标准的遵守SPI协议的串口通讯接口，共3组，SPIO/SFC为系统自用，固定IO;SPI1、SPI2接口支持CPU控制，支持单向DMA(不能同时收发),可任意映射到PA/PB/PC口。

2.5.4. UART
UART有UARTO、UART1、UART2三组。其中，UART1支持接收带循环Buffer的DMA模式。三组UART均可任意映射到PA/PB/PC口。

2.5.5. SD
SD是一个标准的遵守SD协议的串口通讯接口，为SD0,只支持主机模式，支持1 bit和4 bit模式，支持高速和低速模式，时钟最高50MHz,支持命令DMA和数据DMA,且相互独立，可以同时做DMA,可任意映射到PA/PB/PC口。

2.5.6. USB
USB是一个Full Speed(USB2.0),支持普通IO功能，USBDP、USBDM为固定IO。通信频率12MHz。
2.5.7.QDEC
QDEC是正交编码器检测模块，支持2线输入，有1组通道，支持4 phase、2 phase、1 phase三种模式，一般旋转编码使用1 phase,鼠标滑轮使用2 phase,模块自带定时器，可任意映射到
PA/PB/PC口。

2.5.8. Timer/PWM/CAP
Timer有Timer0~Timer5共6个32位定时器，支持定时TMRx/计数CNTx/捕捉CAPx/时钟CLKOUTx/PWMx,x=0~5;驱动源可以选择“内部时钟”或“外部信号”。
支持上升沿/下降沿捕获功能，可以测量外部信号电平宽度，可任意映射到PA/PB/PC口。
2.5.9. IR
IRFLT是一个专门用于滤除红外接收头上窄脉冲信号的硬件模块，可任意映射到PA/PB/PC。
2.5.10.NTC
NTC是热敏电阻检测，用于检测温度变化范围。
1)芯片PB10内置支持上拉5K、10K、200K±1%精度电阻，可省外挂上拉电阻。使用PB10作为检测时NTC选型与内部上拉相当的型号如5K@25°C、10K@25°C、200K@25°C。
2)使用其他SARADC功能IO做NTC功能，需外挂1%及更高精度上拉电阻。
2.5.11.NFC
NFC_CARD模块符合NFC的卡模式功能，可以模拟成一张符合TYPE-A TAG-2协议的标签，
实现标签的读写功能。
工作频率为13.56MHz,支持ISO/IEC-14443 Type A的第2、3部分无线通信接口协议。
共有1个通道，NFC_RX固定PA9输入，不能映射，NFC_TX可任意映射到PA/PB/PC。

参考电路如下：
图2-5-1 NFC参考电路

2.6.GPIO

2.6.1.IO上下拉电阻、上电默认配置
PB1、PB10内部上拉电阻偏差为“±2%”,下拉电阻偏差为“±20%”,其余IO内置上下拉电阻偏差均为“±20%”。

注：“—”代表“未开”
芯片上电特殊配置IO:

2.6.2.IO驱动电流、状态、高压IO(HVT)

备注：1、IOVDD是3.0V电源域；
2、HVT为耐高压IO;
3、软关机唤醒时IO状态“保持”,代表可设置为任意状态；

第3章. 硬件设计

以我司蓝牙产品为例，优先以下流程设计：
产品结构、板层设计->天线->地场->晶振->电源->敏感信号设计等

3.1.产品结构、板层设计

项目立项前期必须重点评估产品结构，以最大化发挥无线射频、声学音频性能。
重点留意“天线”、“MIC”、“喇叭腔体”的结构位置，要求“天线”有足够的辐射空间、“MIC”利于声音高质量采集等，“喇叭腔体”利于声音高质量传输等，以向客户提供优越性能的产品。
例如：天线周边的金属材料会干扰天线性能，天线位置靠近人体会阻隔辐射，天线易受喇叭、推屏等高速信号辐射干扰等。尽可能结构设计时，给天线有足够的立体空间，天线尺寸越大、天线性能越好，且装配时避开干扰源。
例如：MIC和喇叭选型、腔体设计、装配设计，要求一致性优良。出厂前务必做好声学结构设计，以利于后续软件算法，最大化发挥声学性能。
PCB板优选多层板，以提供完整的地平面和信号线布局空间。单面板或双面板设计，则严格要求电源信号完整性，要求“地回路阻抗小”。
好的产品结构和板层，可以高效、快速地推进项目实现和落地，以最低的时间成本获取收益。

3.2.BT天线设计

天线必须有足够的立体空间。
天线选型，需结合产品的外观、尺寸、结构、使用场景决定。
BT蓝牙天线常用的有“板载、陶瓷、FPC”3种；原理上一般有“单极、双极、回路(Loop)”,天线效率理论上“单极>双极>Loop”,但是单极天线容易受周围材料影响，从而改变天线特性。根据天线空间和产品外观，选择合适的天线：
小尺寸的产品，优选顺序为：“FPC->陶瓷->板载”(原理上：单极->双极->Loop);
大尺寸的产品(长边≥4CM),直接设计板载天线(原理上：单极->双极),板载天线类型有“倒F、蛇形、I型等”,考虑稳定性，首选倒F型。
一、原理图设计注意事项
图3-2-1 BT天线电路
1)天线预留T型或π型匹配网络，且靠近天线端处TVS管不可省(寄生电容≤0.5pF)。如有必要，可增加滤波器衰减蓝牙高次谐波信号，防止杂散超标；
2)天线匹配需采用高精度电感、电容(高频物料),保证产品蓝牙性能及一致性；物料取值，参考网分仪匹配调整，或根据实际测试结果调整。
原则上，每款机型，都需调整匹配，达到最佳的蓝牙性能，匹配频率需根据实际软件设置频段灵活调整。
二、PCB设计注意事项
1、天线布局考量
图3-2-2天线镂空
1)根据空间结构，必须合理选择天线类型和布局位置，远离电池、麦、喇叭、人体等。
2)“天线”和“地”必需要统一设计，要求地平面完整，空间足够。
3)天线必须靠近板边放置，净空区尽可能大，至少≥3mm。
4)天线背面禁止任何走线、及敷铜，必须镂空。
5)天线必须远离“DCDC电路、翻转IO”等，减少对RF的干扰。
6)天线必须远离DAC、MIC、AUX等电路，减少RF辐射导致的射频噪音。
2、匹配网络、传输线50欧姆设计考量
蓝牙天线匹配网络有：T型、Ⅱ型、L型；前期设计上，小尺寸天线选T型，大尺寸天线选Ⅱ型；最后实际使用一般是L型；任何一款“天线”或“样机”必须做阻抗匹配，匹配参数以实际调试为准。
图3-2-3
BTRF传输线(白色线)
1)天线匹配网络及传输线，要控制好50欧阻抗设计。可要求板厂设计实现，也可使用阻抗计算工具(如SI9000),根据“板厚、板层、板材、铜厚”合理设计RF传输线的“线宽、线距”。
2)匹配物料要求紧凑摆放，周边地场干净完整。布局上需避开晶振、MIC、DAC等敏感信号，以及高速数字翻转信号。
3)传输线，走线尽量短，禁止有分支。
4)传输线，走线尽量直线引出，避免90度拐角走线。
5)传输线，两侧的地打过孔墙，一般按1-2mm的间距打过孔墙。
6)阻抗匹配频段必须与通信频率对应，以保证最佳性能，如部分产品形态可能有2.3GHz、
2.4GHz、2.5GHz三种频段。

3.3.FM天线设计

FM模式下尽量使功放工作于AB类，避免使用D类模式导致干扰。
升压芯片给主控供电的产品，进入FM模式后，建议关闭升压芯片的使能，采用不经过稳压芯片电池直接给主控供电的方式。
内置腔体内的软包天线，在装配时FM天线必须远离干扰源，如功放、升压电感、PWM推灯、喇叭线、喇叭体、灯带、电池线、DCDC升降压电路等大功率、大电流、强辐射器件。尝试减小干扰源的干扰程度，如：剪短灯带、喇叭、电源线等，必要时加强屏蔽措施优化，如预留屏蔽罩等。合理的结构设计(天线与干扰源独立腔体)、布局、装配可以避免大多数的辐射干扰问题。
二、原理图设计注意事项
FM天线及匹配物料设计要求
1、FM模式功放必须用AB类模式，减少干扰；
2、FM匹配物料及天线，远离高频模块如：DCDC电源、带升压的功放，电池线、喇叭线、喇叭体等，尽量选用外置天线，腔体内摆放的天线更易受干扰；
3、高频匹配物料、地完整性良好，能带来更优灵敏度指标；
4、匹配物料参数可根据实际效果微调。
5、建议主控最小系统单独分地，到电池短接到数字地，

图3-3-1 FM天线电路
1)尽量不翻转FM附近任何IO,减少芯片指令操作(如读写FLASH)。
2)FM接收天线必须串接电感，且在天线端加ESD管，规格：启动电压>3.4V,钳位电压(I=4A时)<8V。
3)FM天线匹配网络(电感、电容)推荐使用高频器件(工作频段50~108MHz)。
4)若对FM性能有较高要求，可增加放大电路。
5)主控及收音供电输入端预留串联磁珠、对地滤波电容，与其他大电流电源网络单点“星形”连接，避免串扰，影响收音效果。
5)复用充电线、AUX线做天线的方案，在电路设计时，要注意天线走线不要太“绕”、“长”或者有太多分叉，相邻其他信号线硬件上预留串联磁珠物料。
二、PCB设计注意事项
图3-3-2天线镂空
1)天线焊点净空，尽量用地保护，就近放置在芯片FM管脚附近，远离“翻转IO”等干扰源。
2)天线及微带线走线加大与铺铜的间距，背面禁止任何走线，减少寄生电容及GND干扰。
3)主控电源layout时，尽量与其他大功率外设电源如功放、灯带等，在电池输入端“星形”连接，各大功率电源网络预留磁珠，避免公共回路，主控供电输入端预留串联磁珠，做好滤波隔离。
4)D类大功率功放方案，建议主控最小系统单独分地，单独拉线到电池端短接到数字地，避免功放、DCDC电源等大电流地回路干扰FM。
5)内置在腔体的软包天线，在装配时FM天线必须远离干扰源，如功放、PWM推灯、喇叭线、喇叭体、灯带、电池线、DCDC升降压电路等大功率、大电流、强辐射器件。
6)优先选用外置拉杆天线，腔体内摆放的软包天线更易受干扰。
7)保证地的完整性，特别是两层板，铺铜避免出现窄带、细碎等情况。

3.4.电源设计

AC210N内置电源输入管理单元，支持VBAT单独给系统供电，也支持VPWR单独给系统供电。设计时，需留意供电场景及电压范围。
表3-4-1供电场景

一、原理图设计注意事项(以VBAT锂电池供电为例)
图3-4-1单节锂电池供电参考
1)注意供电场景，严格限制供电输入电压。单节锂电池方案，建议单独稳压到4.2V左右给VBAT供电，避免电池低电影响芯片性能。
2)注意供电保护，防过压/过流/反接/浪涌等。
3)注意电源退耦容值随电压升高而下降，请确保其工作电压下的容值≈标称值。
4)主控VBAT、VPWR退耦电容耐压值要求≥16V,主控其他电容耐压值≥6.3V;其他外设电容依据其工作电压要求选择(防止浪涌、过冲击穿),一般5V电源域耐压值≥16V。
4)主控电源退耦电容，优选大封装尺寸(如0402及以上),以保证工作电压下的容值。
5)使用原装电容(非拆机、劣质电容),以保证容值、和品质。
6)各退耦电容容值和要求请参照“标准原理图”。
图3-4-2芯片退耦电容参考设计
二、PCB设计注意事项
1)务必考虑电源完整性设计。各电源退耦电容靠近主控IC放置，且电容和主控必须共地一致，铺地完整，严格控制“地回路阻抗”。
2)务必考虑功耗、散热、带载能力等需求。各电源(大电流通路)布线线宽建议≥0.5mm,留有余量设计(一般经验50mA/0.1mm)。
3)布局时，优先电源走线路径最短化，尽量远离板边走线，以免引入干扰。
4)走线时，建议电源(退耦电容大容值处)星形走线给各分支模块(功放、灯带等)供电，各电源输入端预留串联磁珠及对地电容物料，避免共电源走线导致干扰。要求先经退耦电容，再给各分支模块电源管脚供电。

3.5.地场设计(关键项)

优秀的地场设计，可以有效降低各类噪声，提升RF、DAC、ADC等性能和抗静电能力，提高EMC/EMI认证通过率，请重点关注；方案严格区分GND(数字)和AGND(模拟)。
(不分地，存在噪声风险)
GND/VSS:一般包括“逻辑、数字、控制、电源、蓝牙”等地回路。
AGND/AVSS:一般包括“MIC、AUX、DAC”等音频模拟地，及音频相关的电源模拟地。
1)模拟音频(MIC/AUX/DAC)相关电路的AGND,独立走线回主控AGND,空间允许建议铺整片模拟地层。
2)AGND回路要求无噪声(即电流平稳，无抖动),一般短接于电池端、芯片GND端或功放bypass处，走线≥0.5mm;
3)有功放方案，一般区分功放地、主控地，且各自独立在电池端短接，电池尽量布局在功放和主控中间。
图3-5-1地回路设计参考
4)GND到电池负端阻抗尽可能最小，即走线、铺地尽可能宽，4层PCB必须设计一层完整的铺地地层。地回路路径(包括电池负端到锂保IC)不能出现窄带、细线、破碎的地面。
5)芯片各电源退耦电容地就近大面积回流到芯片GND,芯片地大面积回流到电池地，必须共地良好，严禁破碎。
6)QFN封装如AC2106C、AC2102A的RFVSS、FMVSS建议单独分地，禁止直接短接到芯片衬底GND!在芯片外边就近打过款到背面短接到GND(VSS),详见“标准原理图说明”。

3.6.晶振设计

AC210N有2组晶振接口，一组固定接24M无源晶振，另一组常用于32.768KHz的实时时钟，根据芯片封装(晶振脚)选择设计。
注1:产品必须选择精度高、稳定性好、可靠性强的晶振，这将直接决定产品的射频性能，决定系统的稳定性和可靠度，差的晶振会导致各种不可预期的问题，甚至给客户直接带来经济损失。
注2:产品出厂前，必须用我司《蓝牙测试盒》或蓝牙综测仪等工具，测试频偏(±10KHz以内),如偏差过大，可以软件调整芯片内部电容、硬件调整预留的对地电容或测试盒校准。
一、原理图设计注意事项
24Mhz晶振要求：
1、负载电容：10pF(Typ)
2、频偏偏差：±10PPM以内
3、谐振电阻：≤60Ω。
图3-6-1晶振电路(24MHz)
32.768KHz品振要求：
1、负载电容：15pF (Typ)。
2、频偏偏差：120PPM以内。
3、谐振电阻≤75Ω。
图3-6-2晶振电路(32.768KHz)
1)32.768KHz晶振，在无RTC时钟功能时，对应PIN脚可当普通IO使用。
2)24MHz晶振参考选型：负载电容10pF(Type),±10PPM以内，谐振电阻<60Ω。
3)32.768KHz晶振参考选型：负载电容15pF(Type),±20PPM以内，谐振电阻<75Ω。
4)晶振管脚邻近IO,严禁分配高速翻转信号，如SPI、UART等，以保证系统性能及稳定性。
5)硬件预留对地电容位，以便于调整频偏，频偏调整有以下几种方式：
a、软件内部调整寄存器电容值Cin/Cout(仅24MHz支持内部调，32.768KHz不支持)
b、调整硬件预留的对地电容C1/C2
c、换其他负载电容容值CL的晶振
d、测试盒校准频偏
以24MHz晶振为例，在开发阶段，优先通过a、b、c三种方式把频偏调整到尽可能与0KHz接近，调试经验公式：Cin//Cout+C1//C2+Cs1//Cs2≈CL,一般取值Cin=Cout,C1=C2,Cs1=Cs2。此时频偏最小。其中，Cs为走线带来的寄生电容。
Cin//Cout+Cs1//Cs2+C1//C2<CL,频偏正偏，可加大Cin/Cout、C1/C2或减小CL调整频偏；
Cin//Cout+Cs1//Cs2+C1//C2>CL,频偏负偏，可减小Cin/Cout、C1/C2或加大CL调整频偏。
图3-6-3晶振结构简图
32.768KHz的Cin/Cout固定为OpF,其他与24MHz调试方法一致，可通过IO映射出时钟信号，用频谱仪测试IO的时钟是否存在偏移。
二、PCB设计注意事项
图3-6-4晶振布局1
图3-6-5晶振布局2
1)晶振布局：尽量放置在主控背面(晶振布局1)或远离BTRF、FMIP等引脚位置(晶振布局
2),严格避开高频数字信号、敏感模拟信号、BTRF走线。晶振背面必须完整铺地，禁止走线。
2)晶振靠近主控放置，OSCO&OSCI布线做并行差分处理，走线尽量短，4层及以上板设计晶振布局位置相邻内层做净空处理，以减少寄生电感、电容。
3)若主控和晶振同面，晶振及外挂电容单独分地，再用过孔短接相邻层GND,避免与RF、FM
同层共地。可用同层数字地对晶振做包地隔离处理(晶振布局3)。
图3-6-6晶振布局3

3.7.音频ADC设计

AC210N ADC有2路独立的“A/B/C”通道，支持“驻极体MIC”和“硅MIC”输入，支持“AUX”输入；MIC_xN是差分负输入端，MIC_xP是差分正输入端；支持输入信号≤1Vpp(差分2Vpp),麦支持单端省电容方式，单端及差分隔直电容输入方式。
3.7.1.MIC输入设计
MIC支持单端省电容(仅PA0/PA1合绑的芯片支持，麦直连到合绑IO输入)、单端隔直、差分隔直模式，使用时根据需求选择。
一、原理图设计注意事项
驻极体麦差分隔直方案
驻极体麦单端隔直方案驻极体麦省电容方案备注：
1、MIKCAUX的地必须需接AGND.
2、MIC电路处的滤波申容位置雷预留。
3、优选差分接法，可有效抑制噪户，MKC差分对信号必须从MIC引脚处开始并行走线，远高天线和数字信号。IO紧张及对成本敬感方家，可使用省申容方案。
4.驻极体MIC差分接法，要求MI两端偏置电压阻值接近，以保证动态范围，即MIC IDO供电时，RI阻值-R2阻值。5、预留TVS(D1,D8.D9,D10.D11)提高抗静电能力，推荐型号：ST037189/ST0561D4选型要求：单向管双向置，3.3VSVrwm ≤5V;Ci≤130pF:3.3V≤Vhr≤5VMIC
图3-7-1 MIC应用场景(驻极体为例)
1)MIC管脚邻近IO,严禁分配高速数字翻转信号，如PWM、UART等，防止干扰音频性能；
2)MIC器件地为模拟地，走线时必须单独连接到主控IC模拟地AGND,以保证地回路干净。
3)MIC信号输入端附近，预留静电管，可提高抗静电能力。
4)MIC信号输入端附近，预留串联电阻、磁珠及对地电容料，可防止EMI/EMC杂散超标。
5)驻极体麦真差分接法，务必保证M+上拉到电源MIC_LDO(或BIAS内部上拉电阻)及M-下拉到GND的电阻阻值一致，以确保动态及灵敏度。
二、PCB设计注意事项
1)MIC电路必须远离干扰源，如RF天线、数字信号等；
2)MIC信号物料及布线路径尽量用地线包裹屏蔽，减少其他干扰源的影响；
3)MIC必须分地，为AGND;地回路顺序为“MIC_GND->主控AGND->功放Bypass电容地或总电源地入口处(如电池负极)短接”,走线尽可能粗；多层板、或受尺寸限制样机，可尝试AGND在主控处短接(注意验证MIC/AUX/DAC等是否有噪声)。
麦克风信号走线要求参考图：MIC-AGND必须单独先走线到串电容负极再回到MCU-AGND
图3-7-2硅MIC差分接法地回路说明
3.7.2.AUX输入设计
AUX支持模拟直通到DAC输出(模拟增益可调)及共用2路Auduo ADC走数字通路。支持单声道及立体声输出。
MIC_A0/B0、AUX0/1/2/3均可作为AUX信号的输入通道。走模拟通路直通到DAC时，MIC_x和AUX_x通路的模拟增益档位有区别；走数字通路时共用两路Auduo ADC,性能完全一样，即MIC_x可做AUX输入，AUX_x也可做MIC输入。
一、原理图设计注意事项
1)AUX管脚邻近IO,严禁分配高速数字翻转信号，如PWM、UART等，防止干扰音频性能；
2)AUX器件地为模拟地，走线时必须单独连接到主控IC模拟地AGND,以保证地回路干净。
3)AUX信号输入端附近，预留静电管，可提高抗静电能力。
4)AUX信号输入端附近，预留串联电阻、磁珠及对地电容料，可防止EMI/EMC杂散超标。
5)AUX信号输入端附近，预留电阻分压，放置输入信号过大引起饱和失真。
6)IO足够情况下，单声道方案不建议在硬件上直接短接AUXR和AUXL,而是和立体声方案一样，左右声道各通过一个IO分别进主控，再通过芯片内部的运放组成加法电路合成单声道，以带来更好的音质体验。
图3-7-3 AUX参考电路
二、PCB设计注意事项
4)AUX电路必须远离干扰源，如RF天线、数字信号等；
5)AUX信号物料及布线路径尽量用地线包裹屏蔽，减少其他干扰源的影响；
6)AUX必须分地，为AGND;地回路顺序为“AUX_GND->主控AGND->功放Bypass电容地或总电源地入口处(如电池负极)短接”,走线尽可能粗；多层板、或受尺寸限制样机，可尝试AGND在主控处短接(注意验证MIC/AUX/DAC等是否有噪声)。

3.8.音频DAC设计

DAC有3路单端通道，分别为“DACFL、DACFR、DACRL”,支持单声道、立体声、三声道单端和单声道差分及双声道VCMO(固定DACRL)。支持直推16/32Ω耳机，单端16Ω耳机驱动力30mW。DAC应用参考如下。
表3-8-1 DAC应用参考

注：-表示暂不支持
一、原理图设计注意事项
预留LC抗干扰和ESD管电路
图3-8-1 DAC输出预留串并联料
1)DAC管脚邻近IO,严禁分配高速数字翻转信号，如PWM、UART等，防止干扰音频性能；
2)DAC建议预留LC抗干扰电路，根据实际噪声情况，可适当的调整参数，L的参考范围10~560nH,C的参考范围(10~100p);
3)声卡等存在单独功放板应用，DAC接口排线附近，预留对地静电管，可提高抗静电能力。
4)模拟功放方案，保证总功率一定情况下，尽量加大DAC输出幅度，减小后级功放增益，优化信噪比。
5)IO资源紧张方案，若DAC通道未使用，可作常态输出高低电平的IO使用，如使能控制等。
二、PCB设计注意事项
1)DAC电路必须远离干扰源，如RF天线、数字信号等。
2)DAC信号物料及布线路径尽量用地线包裹屏蔽，减少其他干扰源的影响；必要时，可对DAC布局走线区域净空。
3)DAC整个音频信号布线，走线尽可能加粗，有助于减小回路阻抗，保证良好的信噪比；
4)DAC必须分地，为AGND;地回路顺序为“DAC器件地->主控AGND->功放Bypass电容地或
总电源地入口处(如电池负极)短接”,走线尽可能粗；多层板、或受尺寸限制样机，可尝试AGND在主控处短接(注意验证MIC/AUX/DAC等是否有噪声)。

3.9.PDM(PLINK)数字麦克风

PDM(脉冲密度调制)麦克风直接输出数字音频流，其核心基于Sigma-Delta(∑-△)调制技术，具有抗干扰能力强、便于数字处理等优点。
一、原理图设计注意事项
芯片集成PDM接口(含DATA0/1与CLK信号)可灵活映射至任意GPIO引脚。一路DATA可同时接两个数字麦克风。设计时，一个数字麦LR接VDD、另一个数字麦LR接GND区分。
DATA:用于接收麦克风输出的脉冲密度调制数据流。
CLK:为麦克风提供工作时钟，时钟质量直接影响信噪比。
LR(声道选择):对于单麦克风应用，此引脚通常固定接VDD或GND。PDM数字麦克风的工作电流通常在100uA级别。
供电来源：可选择由芯片的GPIO或专用的MICLDO输出供电。
电源滤波：建议在供电路径中串联一个10Ω至100Ω的电阻，并与麦克风电源引脚端的对地电容(如10μF)构成RC滤波网络，以有效抑制高频电源纹波，优化音频性能。
图3-9-1数字麦参考应用
二、PCB设计注意事项
1)远离其他敏感模拟信号，如DAC、MIC、AUX等；
2)DATA、CLK预留串联磁珠、对地电容物料，布线路径尽量用地线包裹屏蔽；

3.10.SPDIF设计

SPDIF(Sony/Philips Digital Interface)音频接口，可用于光纤、同轴、HDMI接口音频传输。
一、原理图设计注意事项
1)同轴、HDMI音频输入口为弱信号(典型幅度几百mV左右，不同设备可能存在差异，以实测为准),需接固定的IO(PA10、PA11、PA12、PA13)做内部放大。光纤供电为IOVDD(幅度
3.3V左右)时，无需放大可映射至任意IO。
2)SPDIF引脚，参考“标准原理图”预留串、并联物料，根据实际波形质量，灵活调整参数，保证信号接近方波，上升、下降沿陡峭，无明显上、下冲及振铃情况。
3)HDMI通信接口，需确认设备的IO逻辑电平是否和芯片(IOVDD)一致，否则需添加电平转换芯片或电路。
4)SPDIF输出接口电平为IOVDD。
5)接口信号附近预留对地静电管，可提高抗静电能力。
图3-10-1 SPDIF参考应用
二、PCB设计注意事项
1)远离其他敏感模拟信号，如DAC、MIC、AUX等；
2)HDMI CLK/DAT等预留串联磁珠、对地电容物料，布线路径尽量用地线包裹屏蔽；
3)光纤、同轴、HDMI的SPDIF信号避免并行走线，防止干扰其他通道，引起干扰噪声。

3.11.SD卡设计

AC210N支持一路SD/EMMC接口，支持1 bit和4 bit模式，支持高速和低速模式，可任意映射到PA/PB/PC口。
1)SD卡通常休眠电流大于100uA,软关机模式下卡的供电需要关断，避免漏电。
2)常用供电方式有两种：
1、SDPG(PP2):软件可设通断，为IOVDD通过一个开关管输出，导通内阻约等于3Ω,R4焊OR。此方案可用任何IO做软关机唤醒按键；
2、IOVDD:软关机后软件需设置IOVDD掉电。此时，PP2(SDPG)可做普通IO使用，软
关机唤醒IO只能用固定的IO:PB0/PB1/PB2/PB3/PB4/PB5/PB6,R4焊2.7R。
3)R4电阻及C49电容，需根据实际插卡、播卡兼容性灵活调整，电容默认105,可适当加大确保电源稳定性，但需保证C49容值，不超过芯片端IOVDD退耦电容容值。
图3-11-1 SD卡参考应用

3.12.NTC电路设计

AC210N系列PB10内置支持上拉5K、10K、200K±1%精度电阻，用此IO做NTC检查时，可省外挂上拉电阻。
一、原理图设计注意事项
NTC_DET优选PB10,PB10为特殊(rim IO,
内部上拉指定5K、10K或200K时，可省外部1%精度上拉电阻。NTC_DET不接PB10,则外部上拉不可省
NTC
图3-12-1 NTC电路
1)默认选用PB10作为NTC_DET,芯片内置支持上拉5K、10K、200K±1%精度电阻。
2)使用PB10作为检测IO,NTC务必选用与上拉电阻接近的热敏电阻，以保证检测精度，如5K@25°C、10K@25°C、200K@25°C型号。
3)使用其他SARADC功能IO需外挂1%及以上精度的上拉电阻。
二、PCB设计注意事项
图3-12-2 NTC电路
1)NTC布局层做净空处理。
2)走线避开其他高频干扰信号。

3.13.QDEC

QDEC是增量型(正交)旋转编码器检测模块，识别编码器的旋转方向和步进计数，AC210N集成1路QDEC,并支持重映射功能，可映射至任意GPIO实现编码器信号检测。
CW ROTATION
图3-13-1 MIC地回路说明
1)A和B检测信号接上拉电阻，可使用GPIO内部上拉，C公共引脚接地；
2)使用半码编码器和无定位点编码器时，编码器静止情况下，A或者B信号可能一直接地，引起上拉电阻漏电问题。尽量使用GPIO内部上拉电阻，可在休眠模式关闭上拉电阻；
3)信号线可预留RC滤波，消除抖动误码，也可软件方法消抖。

3.14.防静电设计

电子设备必须做防静电设计，因为在干燥低温的生产环境下容易产生静电，容易造成电子器件的损坏。
注：静电设计标准(接触放电≥±4KV;空气放电≥±8KV),设计需留有余量。
一、设计阶段防静电设计
1)产品结构，务必考虑静电防护。如增加模具厚度，加大PCBA与壳体间距，做好壳体密封等。
2)PCB地场设计必须完整，要求面积大，不存在破碎，细回路，板边连续。
3)敏感信号线严禁靠近板边走线(如晶振、触摸、音频DAC等)。
4)BT天线必须远离静电入口，且天线入口处，必须加双向TVS管。
5)供电入口(如DC5V适配器或USB5V接口等供电),必须加单向TVS管(有防浪涌除外)。
6)“缝隙、接口处电路”必须预留ESD管，如按键、喇叭、MIC、USB等。
7)单向信号使用单向TVS管，靠近芯片端各电源，可预留TVS管。
8)各排线接口处TVS管，靠近静电入口处放置。
9)在VCM退耦电容处，用105电容连接AGND和GND。
图3-14-1防静电处理电路
10)IOVDD:靠近主控IO退耦电容处，并静电管到GND。
图3-14-2防静电处理电路
二、生产阶段防静电要求
请严格做好生产周期内所有阶段的静电防护。
1)所有生产、测试设备、工作环境，必须做防静电处理。
2)SMT贴片、建议最后贴IC芯片。
3)生产、测试人员必须佩戴防静电手环、手套，穿防静电服、鞋子。
4)使用防静电材料包装、运输。

3.15.防浪涌设计

电子设备必须做防浪涌设计，因为电网、充电器的感性特性，会在供电瞬间产生浪涌电压，造成电子器件的损坏。
注：浪涌设计标准(一般抗浪涌电压≥±48V),标准必须根据产品的应用场景调整，如一些电源适配器，浪涌峰值100V,则抗浪涌电压必须大于110V。设计需留有余量。
5V充电输入(TVS+OVP保护)
单向Vs(防被涌):ST065ID4/ST057ID4/RSD8576AF
OVP保护C(防过压):LP5300F/TMT64 DI/TCB9225B(SOT23-6)
选型要求：抗浪涌值±48V(视使用场景调整)
选型说明：充电保护优选TVS+OVP方案(视使用场景调整)
图3-15-15V充电保护(单向TVS管+OVP保护)
1)充电输入端(如DC5V适配器/USB5V接口等),必须加浪涌保护电路；
2)浪涌保护电路有：OVP保护IC、单向TVS管、OVP+TVS,根据需求选择，一般OVP优于单向TVS。

3.16.EMC/EMI防护设计

需要过电磁兼容性标准、或需要进行电磁兼容性设计的方案，从以下方面优化电磁辐射和电磁干扰：
1)芯片增加PCB金属屏蔽罩、石墨烯等。
2)高速信号线加磁珠、LC、RC滤波电路，如USB、SD、LCD等信号。
3)多层板，信号线和电源线走中间层。
4)合理布局，使“带辐射的走线”尽可能短。
5)易受干扰的信号注意保护，如走内层、地隔离、地包裹等。
6)PCB板边连续地，且有完整的地平面。

第4章. 开发、生产、量产注意事项

4.1.烧写、升级、测试说明

AC210N可通过1t8烧写器、USB强制升级工具、测试盒等方式，对PCBA升级。使用时，请留意烧写升级场景及烧写电压。
预留测试点烧写、升级接线说明VBAT耐压：<=4.5VVBAT T1VPWR耐压：<=5.5VVPWR T2USBDMT3USBDP T4PBI T51、VPWR、PB1、USBDM USBDP、GND用于烧写时，线路对地电容值都需尽量小(比如控制王102以内)GND

T6Test Point
图4-1-1烧写、升级、测试说明
注意：
1)除常规JL工具对PCBA升级外，还可通过SD卡、U盘、强制升级工具、测试盒无线等方式对整机升级。
2)空闲IO建议拉出测试点，用于DEBUG或功能调整。

4.2.生产装配说明

由于整机环境直接影响产品的性能，因此必须重视整机的装配，注意装机的一致性。装配注意事项：
1)电池及其他金属器件，需要固定安装，远离喇叭/天线主体，避免耦合干扰。如靠近天线方案，则必须贴海绵胶垫高处理，且尽可能拉大与天线的距离，保证装配一致性。
2)电池、电池线、喇叭线、MIC线，禁止压到天线。
3)建议音频、喇叭、推屏等排线进行双绞或屏蔽处理，且分开装配，可防止干扰。
4)蓝牙、FM FPC天线，装配上远离高频干扰部分，如功放、DCDC、喇叭及其它高频线束等。
图4-2-1双绞线示意图