AC112N蓝牙耳机硬件设计指南V1.1

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AC112N蓝牙耳机

硬件设计指南

版本：V1.1

日期：2026.03.09

<重要声明>

1、 主控输入电压（VBAT系统供电<=4.5V， VPWR 内置充电<=5.5V）
2、 主控电源电容选型（注意容值随电压升高而下降，优选0402或更大尺寸封装电容）
3、 天线输入端必须预留ESD管，请使用推荐型号
4、 充电输入端必须预留浪涌保护电路，如OVP保护IC、 单向TVS管、OVP+TVS等，根据需求选择
5、 软关机配置IOVDD掉电，需选用指定IO开机唤醒，如PA5、 PA6、 PA7、 PA8、 VPWR（优选PA5）
6、 软关机配置IOVDD不掉电，则所有IO都可做开机唤醒（优选PA5）
7、芯片出厂默认晶振双脚起振（单脚振方案，空片必须烧写器勾选XOSC_PIN_MODE=Single模式烧写）
8、 芯片出厂默认DCVDD省电容（DCVDD带电容方案，空片必须烧写器勾选DCVDD=cap模式烧写）
9、 芯片若有绑出SW管脚，则可支持DCDC/LDO模式，请严格参照标准原理图取值设计
10、 芯片若有绑出VCM管脚，则可支持VCM带/不带电容，请务必检查软硬件配置是否对齐
11、 芯片支持VPWR或PA5单线串口升级，要求各线路对地总电容值应<=102
12、 产品必须带锂电保护(如电池无锂保，则PCB板必须有锂保)
13、 产品必须考虑支持硬件复位（如PA5接按键低电平复位、VPWR接5V充电输入复位）
14、~~ 产品必须预留烧写IO测试点 （V~~BAT、 VPWR、 PA2、 PA5、 GND）
<注> DCDC方案，存在DCDC辐射、及电源扯动等固有特性，必须严格注意规避！

版本信息

目录
第 1章.概述................................................................................................................................................... 3
1.1.芯片简介................................................................................................................................................ 3
1.2.设计说明................................................................................................................................................ 4
第2章.硬件设计........................................................................................................................................... 4
2.1.产品结构、板层设计............................................................................................................................ 5
2.2.天线设计................................................................................................................................................ 5
2.3.地场设计（关键项） ............................................................................................................................ 6
2.4.晶振设计................................................................................................................................................ 7
2.5.电源设计................................................................................................................................................ 8
2.5.1.基本原则.......................................................................................................................................8
2.5.2.接口说明....................................................................................................................................8
2.5.3.供电场景及范围........................................................................................................................9
2.5.4.充电管理设计（VPWR、 VBAT） ................................................................................................9
2.5.5. DCDC设计（关键项） ............................................................................................................. 10
2.6.音频ADC设计（MIC输入） ............................................................................................................... 12
2.7.音频DAC设计（DAC输出） ............................................................................................................... 13
2.8.内置触摸设计...................................................................................................................................... 15
2.9. NTC检测电路设计............................................................................................................................... 16
2.10. PWM LED设计..................................................................................................................................... 16
2.11.数字外设和IO重映射设计.............................................................................................................. 16
2.12.防静电设计........................................................................................................................................ 17
2.13.防浪涌设计........................................................................................................................................ 18
2.14. EMC/EMI 防护设计............................................................................................................................. 18
第3章.开发、生产、量产说明.................................................................................................................19
3.1.烧写、升级、测试说明...................................................................................................................... 19
3.2.硬件复位说明...................................................................................................................................... 20
3.3.耳机生产装配说明.............................................................................................................................. 20
3.4. TWS生产配对说明............................................................................................................................... 20

第 1章. 概述

1.1.芯片简介

AC112N系列是集成蓝牙双模6.0 的32 位SOC，主推高性能、低功耗、低延迟的蓝牙及音频应用，如TWS/OWS耳机、头戴式/面条式立体声耳机、插卡类耳机等。
其内置“充电管理、DCDC 电源、LDO 电源(3.3V IOVDD、MIC_BIAS、SDPG)，晶振，蓝牙，AUDIO DAC (2路24bit）、AUDIO ADC（1路24bit)、SARADC (10bit)、LP_Touch (4路）、PWM_LED单元、SD、 UART、 Timer、 PWM、 IR红外接收、LEDC灯带控制、PLNK (数字MIC)、 内置上下拉电阻、 多档驱动电流、耐5V输入IO”等资源，具备丰富的数字外设和IO重映射功能。
实际应用，AC112N方案支持在最小系统（电源、地、 晶振）基础上，依据芯片规格书分配IO，灵活拓展外设。设计参考如下：
AC1123A TWS耳机硬件框图
AC1123F 头戴式/中控式蓝牙耳机硬件框图

1.2.设计说明

（1）产品设计原则

1）产品必须考虑静电标准：接触放电大于±4KV，空气放电大于±8KV，设计留有余量。
2）产品必须考虑抗浪涌：一般大于±48V（标准必须根据产品应用场景调整），设计留有余量。
3）产品必须考虑电源保护，如防过压/防过流/防反接/防浪涌等。
4）产品若用电池供电，要求电池电压0V时，充电下产品必须能正常工作，不依赖于电池电压。
5）产品必须支持长时间运输（如船运模式），出厂时特殊配置进入极限最低功耗。

（2）原理图设计原则

总的原则是，优先功能模块化设计，参考典型电路方案，合理元件选型，留有余量设计，在标识上务求准确可靠、简洁明了，保证后续软件开发的便捷、可靠、 高效。
设计时，务必考虑IO分配原则， 比如：
1）务必考虑IO 电气干扰，如避免在敏感模拟信号旁边分配高速数字跳变信号等。
2）务必考虑IO特殊状态（如上电、软关机、掉电唤醒、长按复位、合绑等）。
3）务必考虑IO 电气特性，如IO驱动电流、耐高压、上下拉电阻、 IO 内阻等特性。
4）务必避免IO复用，若产生模块间 IO复用，则需重点检查时序是否存在冲突等。

（3）PCB设计原则

硬件开发基于以下优先设计原则：产品结构->板层->天线->地场->晶振->电源->敏感信号。
1）结构设计：模具最优化设计。射频/音频应用时，务必考虑天线、MIC、 喇叭等结构设计，以最大化发挥产品性能。
2）板层设计：优选多层板，可以提供完整地平面和信号线布局空间。若是单层板/2层板设计，则严格要求地回路阻抗小。
3）天线设计：选择合适的天线类型，和摆放空间。 (蓝牙一般优选倒F天线)
4）地场设计：多层板必须留一层完整的地平面；双面板或单面板，地回路要合理设计。 （地直接影响系统性能）
5）晶振设计：远离干扰源。
6）电源设计：关注电源退耦电容、 电源布局、和线宽线长。
7）敏感信号设计：如 “DAC、 MIC、 LINEIN、 触摸”等功能模块或走线，注意远离干扰等。

第2章. 硬件设计

以蓝牙耳机产品为例，优先以下流程设计：
产品结构、板层设计->天线->地场->晶振->电源->敏感信号设计等

2.1.产品结构、板层设计

1）产品结构

项目立项前期必须重点评估产品结构， 以最大化发挥无线射频、 声学音频性能。
重点留意“天线”、“MIC”、“喇叭腔体”的结构位置，要求“天线”有足够的辐射空间、 “MIC”
利于声音高质量采集等， “喇叭腔体”利于声音高质量传输等， 以向客户提供优越性能的产品。

2）PCB板层设计

PCB 板优选多层板， 以提供完整的地平面和信号线布局空间。单面板或双面板设计，则严格要求电源信号完整性，要求 “地回路阻抗小”。
好的产品结构和板层，可以高效、快速的推进项目实现和落地， 以最低的时间成本获取收益。

2.2.天线设计

天线必须有足够的立体空间。
天线效率理论上“单极>双极>Loop”，但是单极天线容易受周围材料影响，从而改变天线特性。
因此，天线选型，需结合产品的外观、尺寸、 结构、使用场景决定：
1）小尺寸的产品，优选顺序为： “FPC->陶瓷->板载”(原理上：单极->双极->Loop)。
2）大尺寸的产品（长边≧4CM），直接设计板载天线（原理上：单极->双极），板载天线类型有 “倒 F、 蛇形、 I 型等”，考虑稳定性，首选倒 F 型。
特别地，PCB设计，请遵循以下流程设计：天线布局->匹配网络、传输线50欧姆设计

（一）天线布局

图2-2-1 天线镂空（绿色框内）

1)根据空间结构，必需合理选择天线类型和布局位置，远离电池、 喇叭、触摸铜箔、人体等。
2) “天线”和“地”需要统一设计，要求地平面完整，空间足够。
3)天线必需靠近板边放置，净空区尽可能大，至少≧3mm。
4)天线背面禁止任何走线、及敷铜，必需镂空。
5)天线必需远离 “DCDC 电路、翻转IO”等，减少对RF 的干扰。
6)天线必需远离DAC、 MIC等电路，减少RF辐射导致的射频噪音。

（二）匹配网络、传输线50欧姆设计

蓝牙天线匹配网络有：T 型、 Π型、 L 型；
前期设计上，小尺寸天线选 T 型，大尺寸天线选Π型；最后实际使用一般是 L 型；任何一款 “天线”或 “样机”必须做阻抗匹配，匹配参数以实际调试为准。

图 2-2-2 天线匹配网络及传输线（白色线）

1）天线匹配网络及传输线，要控制好50欧阻抗设计。可要求板厂设计实现，也可使用阻抗计算工具（如 SI9000），根据 “板厚、板层、板材、铜厚”合理设计 RF 传输线的 “线宽、线距”。
2）匹配物料要求紧凑摆放，周边地场干净完整。布局上需避开晶振、MIC、 DAC等敏感信号，以及高速数字翻转信号。
3)传输线，走线尽量短，禁止有分支。
4)传输线，走线尽量直线引出，避免90度拐角走线。
5)传输线，两侧的地打过孔墙，一般按 1-2mm 的间距打过孔墙。

2.3.地场设计（关键项）

优秀的地场设计，可以有效降低各类噪声，提升 RF、 DAC、 ADC 等性能和抗静电能力，请重点关注；
AC112N有3种地网络：
1）GND：一般包括“逻辑、数字、控制、 电源、蓝牙”等地回路。
2）AGND：一般包括 “MIC、 DAC”等音频模拟地，及音频相关的电源模拟地。
3）PGND：一般包括DCDC 电源相关的地回路。
设计注意事项：
1、 音频方案，严格区分 GND（数字）和AGND（模拟）。 （不分地，存在音频噪声风险）
1）模拟音频（MIC/DAC）相关电路的AGND，独立走线回主控AGND管脚。
2）AGND 回路要求无噪声（即电流平稳，无抖动），一般短接于电池端、或功放bypass处，走线≧0.5mm；有功放方案，一般区分功放地、主控地，且各自独立在电池端短接，电池尽量布局在功放和主控中间。 多层板、或受尺寸限制样机，可尝试AGND在主控GND 处短接（注意验证MIC/AUX/DAC 等是否有噪声）。
2、 DCDC/LDO 方案，无须区分 PGND 和GND ,PGND 就近和GND 短接。
3、GND到电池负端阻抗尽可能最小，即走线、 铺地尽可能宽， 4层PCB 必须设计一层完整的铺地地层。地回路路径（包括电池负端到锂保IC）不能出现窄带、细线、破碎的地面。
4、主控和其各电源退耦电容必须共地良好，严禁破碎。

图 2-3 完整的中间地层

2.4.晶振设计

AC112N有1组晶振接口，一般外接24M 晶振，选型要求频率精度±10PPM，负载电容 10PF,谐振电阻≤60欧）
设计注意事项：
1、 若封装有绑出XOSCI、 XSOCO管脚，则支持单脚/双脚振，优选双脚振（芯片出厂默认配置）
2、若封装只绑出XOSCI管脚，则只支持单脚振，需配置单脚振模式烧写器烧写，才可正常工作
3、 产品必须选择精度高、稳定性好、可靠性强的晶振，这将直接决定产品的稳定性和可靠性。
4、 产品出厂前必须用我司《蓝牙测试盒》等工具，测试频偏及校准(± 10KHz 以内）。
5、若产品性能异常，如开关机异常、蓝牙距离或指标异常等，可关注晶振是否受到干扰，围绕晶振选型、布局、走线、接地回路等排查优化。
设计参考如下：

图2-4-1 双脚振(2层板)

图2-4-2 单脚振(2层板)

图2-4-3双脚振(4层板)

注 1：晶振需远离高频数字、敏感模拟、RF和易受干扰模块。
注2：晶振布线不宜过粗、过长，尽量用地线包裹屏蔽，减少其他干扰源的影响；
注3：晶振下方必须必须完整铺地，禁止走线（如电源/敏感信号等）。多层板设计时，晶振及外挂负载电容表层和相邻内层净空，不做铺地处理， 以减少寄生电感、 电容。

2.5.电源设计

2.5.1. 基本原则

1）严格参考标准原理图，选型设计。
2）各电源退耦电容靠近主控IC放置，且电容和主控必须共地一致，严格控制“地回路阻抗”。
3）各电源（大电流通路）布线线宽建议≧0.5mm，留有余量设计（一般经验50mA/0.1mm）。
4）电源走线优先路径最短化，尽量远离板边走线，以免引入干扰。走线时，要求电源（退耦电容大容值处）星形走线给各分支模块供电，先经退耦电容，再供电给各分支模块电源管脚。
5）DCDC模式存在DCDC辐射、及电源扯动等固有特性，设计上需重点规避，如蓝牙性能异常，可关注DCDC vs LDO。 围绕功率电感选型、布局、走线、PGND接地等排查优化。

2.5.2.接口说明

（一）VBAT

VBAT为整个芯片的供电输入端，一般接电池。供电电压 “IOVDD+300mV”<VBAT≦4.5V，即要求 VBAT和IOVDD压差>300mV，且IOVDD 电压>（FLASH工作电压或LVD 电压）。
设计注意事项：
1、 VBAT 内置 10-bit ADC，支持电池电压采样。
2、 耳机方案必须支持长时间运输（如船运模式），出厂时特殊配置进入极限最低功耗。建议加带船运模式的电池保护IC，保证长时间放置电池不会漏完电。

（二）IOVDD

IOVDD为LDO稳压输出，可配开关通断， 电压档位可调，最大输出电流Imax=120mA@3.0V(包含主控IO和系统消耗)。
设计注意事项：
1、 IOVDD 为芯片内部内核、蓝牙、音频、GPIO 等的主输入电源，对芯片各模块性能影响极大，应尽量避免受其他高频信号干扰，保证电源稳定性；
2、 IOVDD用于外设供电，为了保证电源稳定性，主控端IOVDD改用 10uF退耦 电容，可预防外设上电瞬间拉低IOVDD 电压风险。
3、 软关机配置 IOVDD掉电，需选用指定 IO开机唤醒，如PA5、 PA6、 PA7、 PA8、 VPWR（优选 PA5，支持长按低电平复位）。
4、 软关机配置IOVDD不掉电，则所有IO都可做开机唤醒（优选PA5，支持长按低电平复位）。

（三）SDPG

SDPG 是 IOVDD 电源域可开关输出电源，固定出口(PP2)，输出特性约为 IOVDD，一般用于 SD/TF 卡供电，也可用于其他外设(需注意卡的扰动)，支持 120mA强驱和30mA弱驱。

（四）MIC_BIAS

MIC_BIAS 为MIC差分或单端电路供电，可选上拉0.5K~8KΩ输出。
设计注意事项：
1、 MIC_BIAS供电，其芯片端或MIC器件端，默认都不需要接退耦电容。
2、 驻极体MIC单端隔直/差分隔直，必须使用MIC_BIAS供电。硅MIC则可改用其他IO供电，但需预留外部RC 电路， 以抑制噪声(若确认无噪声，可省去)。
3、 MIC_BIAS为音频电源，应做好隔离，远离其他干扰源，如RF、 高频数字、VBAT\SW 电源等。

（五）VCM设计

VCM 为音频参考电源。
设计注意事项：
1、 VCM 为音频参考电源，应做好隔离，远离其他干扰源，如RF、 高频数字、VBAT\SW 电源等。
2、 SDK默认配置VCM不带电容，实际硬件方案，请留意对齐配置！
1）若封装有绑出VCM管脚，则可支持VCM带/不带电容（SDK必须配置对齐）。
2）若封装未绑出VCM管脚，则只支持VCM不带电容模式，SDK也需配置为VCM不带电容模式。

2.5.3.供电场景及范围

AC112N 内置电源输入管理单元，只支持VBAT单独给系统供电，不支持VPWR单独给系统供电。设计时，需留意供电场景及电压范围。

Table 2-5-3 供电场景

2.5.4.充电管理设计（VPWR、 VBAT）

AC112N芯片内置充电管理，支持充电输入电压检测， 电池电量检测，涓流充电，恒流充电， 电池判满电压和判满电流等，支持寄存器配置充电相关参数等功能，支持充电输入VPWR≤5.5V，充电输出VBAT=4.2V或4.4V，最大恒流充电 Imax=250mA。
设计注意事项：
1、 VPWR不支持单独给系统供电。
2、 VPWR用于单线串口升级时，VPWR线路总电容值需尽量小（如<=102）。
3、 内置充电时， 5V充电输入需和VPWR短接，锂电池供电需和主控VBAT短接。
4、 外置充电时，5V充电输入也需和VPWR短接，可做充电插拔检测、 电池过放充电、充电硬复位功能(此时5V充电输入外挂大电容，可改用PA5单线串口升级）。
5、 为防止浪涌或过压对充电口造成损害，VPWR充电输入口必须增加浪涌保护电路（如OVP保护IC、 单向TVS管、OVP+TVS，根据需求选择，一般OVP优于TVS）。

2.5.5. DCDC设计（关键项）

AC112N 内置DCDC/LDO管理单元，其中，DC-DC通过开关降压稳压方式给芯片内部供电，从而降低VBAT 电流，提升电池功耗效率。
结构原理如下：
DC-DC框图 LDO框图
设计注意事项：
1、 若封装未绑出SW管脚，则只支持LDO模式，请严格参照标准原理图取值设计。
2、 若封装有绑出SW管脚，则可支持DCDC/LDO模式，请严格参照标准原理图取值设计。
设计要求如下：

（一）DCDC/LDO方案物料取值&烧写说明（以AC1123A为例）

图2-5-5-1 DCDC/LDO方案物料取值&烧写说明

（二）原理图设计

图2-5-5-2 电源模式（DCDC）

DCDC 电路由 VBAT、 SW、 PGND、 LC功率电感及退耦电容组成，请严格参考原理图设计。
1）功率电感选型：10uH，DCR尽量小（如≦2 Ω), SFR≧20MHz，额定电流（取饱和电流Isat/温升电流Irms 的最小值） ≧200mA，感值稳定。严禁使用不稳定的功率电感，如有些电感，通过 100mA 电流时，感值<1uH，感值急剧下降。
2）DCVDD 纹波≦50mV。
3）注意电源退耦容值随电压升高而下降，请确保其工作电压下的容值≈标称值。
4）主控电源退耦电容，优选大封装尺寸（如0402及以上）， 以保证工作电压下的容值。主控VBAT、 DCVDD退耦电容耐压值要求≧ 16V，主控其他电容耐压值≧6.3V；
其他外设电容依据其工作电压要求选择（防止浪涌、过冲击穿），一般5V 电源域耐压值≧ 16V。
5）使用原装电容(非拆机、 劣质电容)， 以保证容值、和品质。
6）各退耦电容容值和要求请参照“标准原理图”。

（三）PCB设计

1）主控不分PGND和GND， PGND就近和GND短接。
2）功率电感尽量靠近主控， SW 走线尽量短、粗、 不过孔。
3）功率电感避免正对喇叭，需远离MIC、 DAC、 触摸、RF、 磁铁等模拟和易受干扰模块。特别是 “SW 走线和功率电感”处，禁止布线（多层板可以用地隔离）。
4）DCDC退耦电容地，必须短且大面积回到主控GND处，远离其他噪声源。主控GND要大面积铺地回电池地，尽量保证某一层完整地。
5）DCVDD 必须从 LC 滤波电容处引出，即走线经过 106 电容后，才能给其他模块供电，线宽≧0 .5mm。
6）注意功率电感的辐射干扰，优选屏蔽性能好的大尺寸封装电感。
设计参考如下：

图2-5-5-3 AC1123A_DCDC方案Layout参考

（PIN4管脚_PGND不分地，就近和芯片衬底地GND短接）

2.6.音频ADC设计（MIC输入）

AC112N 内置 1路24位独立通道ADC，支持模拟MIC输入，可选单端省电容（仅支持驻极体MIC）、单端隔直（支持驻极体MIC/硅MIC）、差分隔直（支持驻极体MIC/硅MIC）模式，根据需求选择。

图 2-6-1 模拟麦方案

设计注意事项：
1、MIC 器件地为模拟地，走线时必须单独连接到主控 IC 模拟地 AGND，以保证地回路干净。
2、MIC 电路必须远离干扰源，如RF天线、高频数字、VBAT/SW 电源信号等；
3、 MIC信号物料及布线路径尽量用地线包裹屏蔽，减少其他干扰源的影响；
4、MIC器件对地电容物料不可省，靠MIC器件处放置。根据实际噪声情况，可适当调整参数。推荐取值：1~ 1000pF(典型值6.8pF)。
5、MIC必须分地，为AGND；地回路顺序为“MIC_GND->主控AGND->功放Bypass 电容地或总电源地入口处（如电池负极）短接”，走线尽可能粗；多层板、或受尺寸限制样机，可尝试AGND在主控GND 处短接。 （注意验证MIC/AUX/DAC等是否有噪声）

图 2-6-2 MIC地回路及差分走线说明

6、若MIC通话噪声异常，请先明确应用场景，区分噪声类型及来源。
重点关注AGND分地设计、2层板 vs 4层板、DCDC vs LDO，以评估是否可改板优化！
常见排查思路（以蓝牙干扰通话_远端电流声为例）：
1）检查电源VBAT/DCVDD/IOVDD/VCM纹波和绑定是否异常，检查音频MIC绑定是否异常，检查 VCM 电容、DCVDD 电容是否与软硬件适配。
2）开、关通话算法录音(如使用iphone手机在安静场所录音），对比查看噪声成分。
3）关注裸板 vs 整机、DCDC vs LDO MIC录音噪声表现，明确噪声类型及来源。
如RF降功率、断开天线、关闭蓝牙跑AD_DA通路录音等，排查是否蓝牙干扰。
如MIC器件对电源或对地用等效电阻替代、MIC信号105 电容对地、关闭MICBIAS等，排查噪声耦合路径(电源/地/信号）等。

4）软硬件协同优化

硬件：优选C版本及之后版本芯片、优选MIC差分接法、MIC信号预留对地小电容、AGND分地处理、 结构装配调整等
软件：修改sdk_sy scfg_efuse_cofnig_api.c 中的 gert_pwr_mode_switch ()函数，改为返回0，可以降低整机辐射干扰。或者调整蓝牙收发策略，在蓝牙搜索、 回连和连接时把功率降低在一个合适的范围内。

2.7.音频DAC设计（DAC输出）

AC112N 内置2路24位独立通道DAC，包括 “DACLP/DACLN”、 “DACRP/DACRN”，支持2声道单端（LP/LN、 RP/RN）、2声道差分（LP+LN、 RP+RN）、2声道直推公共端（LP+LN、 RP+LN， LN为 VCMO公共端)模式，使用时根据应用场景选择。
设计参考如下：

图 2-7-1 DAC单声道（单差分）

图 2-7-2 DAC立体声（双差分）

图 2-7-3 DAC立体声（VCMO）

设计注意事项：
1、 DAC 电路必须远离干扰源，如RF天线、 高频数字、VBAT/SW 电源信号等。
2、 DAC信号物料及布线路径尽量用地线包裹屏蔽，减少其他干扰源的影响；必要时，可对DAC 布局走线区域净空。
3、 DAC整个音频信号布线，走线尽可能加粗，有助于减小回路阻抗，保证良好的信噪比；
4、DAC必须分地，为AGND；地回路顺序为“DAC器件地->主控AGND->功放Bypass 电容地或总电源地入口处（如电池负极）短接”，走线尽可能粗；多层板、或MIC受尺寸限制样机，可尝试AGND在主控处短接。 （注意验证MIC/AUX/DAC等是否有噪声）
5、DAC必须预留 LC 抗干扰电路，根据实际噪声情况，可适当的调整参数。
L选型：10~560nH(typ：L=120nH)，优选大尺寸封装的高频电感，ESR尽量小(如<1ohm)。
C选型：10~ 100pF (typ：C=15pF)。
6、若DAC噪声异常，请先明确应用场景，区分噪声类型及来源。
重点关注AGND分地设计、2层板 vs 4层板、DCDC vs LDO，以评估是否可改板优化！
常见排查思路（以蓝牙干扰DAC_电流声为例）：
1）检查电源VBAT/DCVDD/IOVDD/VCM纹波和绑定是否异常，检查音频DAC绑定是否异常，检查 VCM 电容、DCVDD 电容是否与软硬件适配。
2）关注裸板 vs 整机、DCDC vs LDO DAC噪声表现，明确噪声类型及来源。
如RF降功率、断开天线等，排查是否蓝牙干扰。

3）软硬件协同优化

硬件：优选C版本及之后版本芯片、优选DAC差分接法、预留LC抗干扰电路、结构装配调整等软件：修改sdk_sy scfg_efuse_cofnig_api.c 中的 gert_pwr_mode_switch ()函数，改为返回0，可以降低整机辐射干扰。或者调整蓝牙收发策略，在蓝牙搜索、 回连和连接时把功率降低在一个合适的范围内。

2.8.内置触摸设计

AC112N 内置LP_CTMU低功耗高精度触摸模块，最多支持4路独立的触摸通道PA5/PA6/PA7/VPWR，其中VPWR专用于充电应用，一般不用于内置触摸！
设计注意事项：
1、 芯片内置触摸的原理：是利用检测人体分布电容对触摸铜箔电容的影响，通过检测该电容量的变化，进而达到触摸识别的功能。因此硬件设计必须尽可能减少寄生电容，布局允许情况下，触摸焊点离芯片引脚越近越好。
2、 触摸布线按最小线宽走线，且尽可能短；
3、 触摸焊盘需镂空设计（有干扰源的必需用地隔离）。
4、 触摸可适当增大铺地安全间距（前提需确保地场完整）；
5、内置触摸信号是敏感的模拟信号，布局走线应远离高速数字信号，如DCDC 电感、LED、晶振、电源等，避免与之相邻或并行走线，防止被干扰。

以下为错误案例：

图2-8-1触摸走线在晶振下面，且靠近晶振过孔，导致触摸受晶振干扰，误识别。

解决办法：避开晶振、或者用地隔离换到第3层

图2-8-2 触摸走线在DCDC 电感下面，导致触摸受干扰，误识别。

解决办法：避开功率电感、或者用地隔离换到第3层

2.9.NTC检测电路设计

NTC 是热敏电阻检测，用于检测温度变化范围。
注 1：优选PA3作NTC检测，为特殊trim IO， 内部上拉指定 10K或200K，可省外部 1%精度上拉电阻。选型上，要求NTC 标称阻值，尽量和内部上拉阻值接近！ （FLASH方案时，NTC标称阻值可选 10K或200K；OTP方案时，NTC标称阻值可选 10K，因为200K配置未开放支持）；
注2：若使用其他SARADC功能 IO，则外挂 1%精度上拉电阻，不可省。

2.10. PWM LED设计

AC112N 支持普通IO（高电平/低电平）推灯、PWM_LED推灯，根据使用场景灵活选择。
其中，PWM_LED，是通过脉冲宽度调节控制 LED 的亮度与亮灭的一个模块，只有 1个模块，只能产生一个激励，支持单IO推单灯、单IO推双灯、双IO推双灯，可任意映射到PA 口。
注：区别于 Timer（PWM）推灯，PWM_LED 支持更灵活的推灯样式，不需要软件不断地介入去修改占空比，对外部的干扰更小。
设计参考如下：

图2-10-1 单IO推双灯

图2-10-2 双IO推双灯

2.11.数字外设和IO重映射设计

AC112N具备丰富的数字外设和IO重映射功能，FLASH方案应用时，除固定IO接口外，其余IO 可依据芯片规格书灵活分配。
注 1： 内置触摸、ADC采样检测、音频AUDIO外设，均为固定 IO，严禁随意分配。
注2：UART、 SD、TIMER/PWM/CAP/CLKOUT、LEDC（灯带控制）、PLNK（数字MIC）等外设，支持 crossbar映射，可灵活分配IO，支持映射到PA组、PP0（VPWR）、PP2（SDPG）。
<备注>
1）不推荐crossbar 映射到PP0。 因为PP0（VPWR），专用于内置充电输入，或做普通IO时，也仅用于IO按键或输入检测功能。
2）不推荐crossbar 映射到PP2。 因为PP2（SDPG），专用于SD/TF卡供电，或做普通 IO时，也仅用于IO按键或输入检测功能。

2.12.防静电设计

电子设备必须做防静电设计，因为在干燥低温的生产环境下容易产生静电，容易造成电子器件的损坏。一般地，静电设计标准(接触放电≧ ±4KV；空气放电≧ ±8KV），设计需留有余量。

一、 设计阶段防静电设计

1）产品结构，务必考虑静电防护。如增加模具厚度，加大PCBA与壳体间距，做好壳体密封等。
2）PCB地场设计必须完整，要求面积大，不存在破碎，细回路，板边连续。
3）敏感信号线严禁靠近板边走线（如晶振、触摸、音频DAC等）。
4）BT天线必须远离静电入口，且天线入口处，必须加双向TVS管。
5）供电入口（如DC5V适配器或USB5V接口等供电），必须加单向TVS管（有防浪涌除外）。
6） “缝隙、接口处电路”必须预留ESD管，如按键、 喇叭、MIC、 USB等。
7）单向信号使用单向ESD管。
8）ESD管靠近静电入口处放置。
9）在VCM退耦电容处，用 105 电容连接AGND和GND。

图2-12 防静电处理电路

BT天线 TVS管选型列表

表 2-12 优选的双向ESD管列表

备注：其它标准的TVS管可咨询上述供应商。

二、生产阶段防静电要求

请严格做好生产周期内所有阶段的静电防护。
1）所有生产、测试设备、工作环境，必须做防静电处理。
2）SMT 贴片、建议最后贴IC芯片。
3）生产、测试人员必须佩戴防静电手环、手套，穿防静电服、鞋子。
4）使用防静电材料包装、运输。

2.13.防浪涌设计

电子设备必须做防浪涌设计，因为电网、 充电器的感性特性，会在供电瞬间产生浪涌电压，造成电子器件的损坏。
注：浪涌设计标准（一般抗浪涌电压≧±48V），设计需留有余量，根据产品的应用场景调整，如一些电源适配器，浪涌峰值 100V，则抗浪涌电压必须大于 110V。

图 2-13 5V充电保护（单向TVS管+OVP保护）

1）充电输入端（如DC5V适配器/USB5V接口等），必须加浪涌保护电路。
2）浪涌保护电路：OVP保护IC、单向TVS管、OVP+TVS，根据需求选择，一般OVP优于单向TVS。

单向浪涌TVS管选型列表

表 2-13 48V标准优选的单向TVS管列表

备注：其它标准的TVS管可咨询上述供应商。

2.14. EMC/EMI 防护设计

需要过电磁兼容性标准、或进行电磁兼容性设计的方案，从以下方面优化电磁辐射和电磁干扰：
1）增加PCB屏蔽罩。
2）高速信号线加磁珠、LC、 RC滤波电路，如USB、 SD、 LCD等信号。
3）多层板，信号线和电源线走中间层。
4）合理布局，使 “带辐射的走线”尽可能短。
5）PCB板边连续地，且有完整的地平面。
6）易受干扰的信号注意保护，如走内层、地隔离、地包裹等。

第3章. 开发、生产、量产说明

3.1.烧写、升级、测试说明

AC112N支持串口烧写升级，使用时，请留意烧写升级场景及烧写电压。

图3-1-1 烧写、升级、测试说明

注 1： 芯片出厂默认配置晶振双脚起振（单脚振方案， 空片必须烧写器勾选 XOSC_PIN_MODE=Single模式烧写）！

图3-1-2 晶振烧写配置

注2：芯片出厂默认配置DCVDD省电容（DCVDD带电容方案，空片必须烧写器勾选 DCVDD=cap模式进行烧写）！

图3-1-3 DCVDD 电容烧写配置

3.2.硬件复位说明

图3-2 硬件复位说明

3.3.耳机生产装配说明

由于整机环境直接影响产品的性能，因此必须重视整机的装配，注意装机的一致性。

1）电池、 电池线需要固定安装，远离喇叭/天线/功率电感等敏感信号，避免耦合干扰。

比如， 电池贴海绵胶垫高固定，拉大与天线的距离， 以提升RF性能
比如， 电池焊点面，背对喇叭放置， 电池和电池线尽量远离喇叭及喇叭线。
2）喇叭、喇叭线、MIC线需要固定安装，远离电池/天线/功率电感等敏感信号，避免耦合干扰。比如， 电池线和喇叭线双绞线处理，分开装配， 以减少耦合干扰，保证装机的一致性。

图3-3 双绞线示意图

3.4.TWS生产配对说明

TWS方案应用，默认声道相同的耳机不能配对。 未使用软件或硬件分配声道，或未使用测试盒固定声道，TWS配对成功后，会随机分配声道，从而导致生产配对异常风险。
因此，建议使用测试盒搭配模具，进行烧写配对，以固化声道信息，来保证生产配对良率/效率。